8 (905) 200-03-37 Владивосток
с 09:00 до 19:00
CHN - 1.14 руб. Сайт - 21.13 руб.

Цифровой логический дизайн схемы вентилятор Wenbing Tsinghua University Press Press Digital Logic Programicable Logic Современная цифровая система дизайна продвигаемого колледжа Информационные технологии Планирование учебников учебники

Цена: 1 319руб.    (¥62.4)
Артикул: 635941225686

Вес товара: ~0.7 кг. Указан усредненный вес, который может отличаться от фактического. Не включен в цену, оплачивается при получении.

Этот товар на Таобао Описание товара
Продавец:中图天下图书专营
Адрес:Пекин
Рейтинг:
Всего отзывов:0
Положительных:0
Добавить в корзину
Другие товары этого продавца
¥1382 916руб.
¥691 458руб.
¥ 99 541 142руб.
¥ 69.8 49.561 048руб.
  • Информация о товаре
  • Фотографии

Основная информация.jpg

Номер ISBN: 9787302565925

Заголовок: Цифровая логическая конструкция

Автор: Fan Wenbing, Li Haoliang, Li Min, Li Min

Цена: 79,99 Юань

формат: 16

Это костюм: Нет

Название издательства: Tsinghua University Press



Введение. JPG

Эта книга основана на недавно разработанных стандартах сертификации инженерного образования в 2017 году.“Основные требования к электронным технологиям Основное обучение учебной программе”НаписаноКнига разделена на девять глав, а ее основное содержимое включает в себя логическую алгебру, схему затвора, комбинированную логическую цепь, триггер, логическая схема времени, генерацию и формирование импульсных форм, память и программируемые логические устройства, D/A, конвертеры A/D и типичные применения цифровых систем.В каждой главе книги есть примеры, а после каждой главы прилагаются упражнения, чтобы облегчить студентам связь с реальностью и консолидировать знания, которые они изучили.


Каталог.jpg

Глава 1 Логические основы алгебры 1

1.1 Обзор 1

1.1.1 Импульсная форма волны и цифровой формы волны11

1.1.2 Система номеров и кода 3 3

1.1.3 Другие бинарные коды 7

1.2 Основные логические функции и операционные законы 9

1.2.1 3 Основные операции в логических функциях 9

1.2.2 Законы и правила логики алгебры

1.3 Методы представления логических функций 14

1.3.1 Метод основного представления логических функций 14

1.3.2 Маленькие и большие члены логических функций17

1.3.3 Индукция логических функций из Истины Таблица 18

1.4 Метод упрощения формулы для логических функций 20

1.4.1 Простая форма логических функций 20

1.4.2 Обычно используемый метод упрощения формулы 21

1.5 Кано -графический метод упрощения для логических функций 23

1.5.1 Кано -графический график нотации логических функций 23

1.5.2 Использование кано -графа для упрощения логических функций 25

1.5.3 Упрощение логических функций с нерелевантными терминами28

1.6 Использование введения переменных, кано -графики для упрощения логических функций 30

1.7VHDL Основы 31

1.7.1VHDL Обзор 31

1.7.2VHDL Базовая структура 33

1.7.3VHDL Правило 35

1.7.4max+плюс II Инструменты разработки 38

1.8 Резюме этой главы 38

1.9 Упражнение Глава 392 Дверная цепь 44

2.1 Обзор 44

2.2 Характеристики переключения полупроводниковых труб 44

2.2.1 Характеристики переключения транзисторов 44

2.2.2MOS Характеристики переключателя трубки 46

2.3 Простой и, или, n/a Цепь затвора 51

2.3.1 Схема затвора диода 51

2.3.2 N/TRIODES GATE 52

2.3.3 Диод-триоды и ни нор, ни ворота 54

2.4TTL Интегрированная цепь затвора 54

2.4.1 TTL N/A Структура цепи затвора и принцип работы 55

2.4.2 Внешние характеристики и параметры TTL N/A Gate 56

2.4.3 Другие типы цепи затвора TTL 62

2.4.4TTL Использование цепи затвора 67

Схема 67 мос 67

2.5.1CMOS Инвертор 68

2.5.2 Внешние характеристики и параметры CMOS Inverter 70

2.5.3. Другие типы CMOS GATE CUPE 73

2.5.4nmos логический ворот 76

2.5.5mos gate grap grape rafle Использовать 77

2.6 Введение в цепь дверной цепи и цепь интерфейса 79

2.6.1 Введение в дверную цепь продукт 79

2.6.2 Интерфейсная цепь 81 между каждой цепью затвора

2.7 Описание реализации основных логических цепей затвора с использованием VHDL 83

2.8 Сводка этой главы 84

2.9 Упражнение 85

◆ Цифровая логическая схема Каталог 3 Главы Комбинация логическая схема 91

3.1 Обзор 91

3.2 Метод анализа и метод проектирования комбинированной логической схемы 91

3.2.1 Анализ комбинированных логических цепей 91

3.2.2 Конструкция комбинированной логической цепи 93

3.3 Encoder и Decoder 95

3.3.1 Encoder 95

3.3.2 Декодер 100

3.4 Селектор данных и распределитель 109

3.4.1 Селектор данных 109

3.4.2. Ассохитор данных 115

3.5 Цифровой генератор паритета/проверка 116

3.6 Арифметическая эксплуатационная цепь 119

3.7 Числовой компаратор 125

3.8 Конкуренция и приключения в комбинированных логических цепях 128

3.8.1 Феномен конкуренции и риска и вызывает 128

3.8.2 Методы дискриминации конкуренции и феномены риска129

3.8.3 Методы устранения конкуренции и риска. Феномен 130

3.9 Описание использования VHDL для реализации комбинированной логической схемы 132

3.10 Резюме этой главы 137

3.11 Упражнение 138

Глава 4 триггер 143

4.1 Обзор 143

4.2RS Триггер 143

4.2.1 Basic RS Trigger 143

4.2.2 Синхронный RS Trigger 147

4.3 Триггер с мастером 150

4.3.1 Мастер-раб RS Trigger 150

4.3.2 Мастер-раб JK Trigger 153

4.4 Крайк 156

4.4.1 Edge Flip Flop 157, который поддерживает блокирующую структуру

4.4.2 Edge Flip-Flop 159 с использованием времени задержки передачи

4.4.3 Крайк-триггер 161 из CMOS Master-Slave Structure

4.5 Основные параметры триггера 163

4.6 Преобразование между различными типами триггеров 164

4.7 Опишите D Latch и Trigger 166 с VHDL

4.8 Резюме этой главы 169

4.9 Упражнение 169

Глава 5 Схема логики времени 177

5.1 Обзор 177

5.2 Метод анализа цепи логики ГРМ 179

5.2.1 Метод анализа синхронной схемы логики времени 179

5.2.2 Метод анализа асинхронной схемы логики времени 181

5.3 Регистрация 183

5.3.1 Цифровой регистр 184

5.3.2 Shift Register 185

5.4 Счетчик 191

5.4.1 Синхронный бинарный счетчик 191

5.4.2 Синхронный десятичный счетчик 197

5.4.3 Асинхронный счетчик 204

5.4.4 Произвольная категория счетчика 208

5.4.5 Перемещение счетчика 212

5.4.6 Страница 217

5.5 Генератор сигналов последовательности 218

5.6 Метод проектирования схемы логики ГРМ 222

5.7 Используйте VHDL для описания схемы логики времени 232

5.8 Резюме этой главы 237

5.9 Упражнение 238

Глава 6 Генерация и формирование пластика прямоугольных импульсных форм 245

6.1 Обзор 245

6.2555 таймер 245

6.2.1555 Структура цепи таймера 246

6.2.2555 Функция таймера 246

6.3 Schmitt Trigger 247

6.3.1 Особенности Schmitt Trigger 247

6.3.2 Используйте цепь затвора, чтобы сформировать шмит.

6.3.3555 Schmitt Trigger 250 состоит из таймера

6.3.4 Интегрированный триггер Schmitt 252

6.3.5 Применение шмитта триггера 253

6.4 Моностабильный триггер 256

6.4.1 Особенности моностабильных триггеров 256

6.4.2 Моностабильный триггер 256, состоящий из цепи затвора

6.4.3 Моностабильный триггер 258 состоит из 555 таймера

6.4.4 Интегрированный моностабильный триггер 260

6.4.5 Применение моностабильного триггера 262

6,5 многоотдача 265

6.5.1 Multi-Oister 265 состоит из цепи затвора

6.5.2 Кварцевый кристалл мультивибратор 270

6.5.3 Multi-Vibrator 271 состоит из Trigger Schmitt

6.5.4 Multi-Vibrator 272 состоит из 555 таймера

6.5.5 Осциллятор управляемого напряжения 273

6.5.6. Применение мультивоторного 279

6.6 Сводка этой главы 282

6.7 Упражнение 282

Глава 7 Память и программируемые логические устройства 290

7.1 Обзор 290

7.1.1 память 290

7.1.2 Программируемое логическое устройство 291

7.2 Память только для чтения 292

7.2.1 Маска ROM292

7.2.2 Программируемый ROM294

7.2.3 Съемный программируемый ROM295

7.2.4ROM применение 298

7.3 Memory Access 302

7.3.1 Состав и принцип работы ОЗУ 302

7.3.2 ОЗУ хранения 304

7.3.3 Интегрированный чип ОЗУ 306

7.3.4 Расширение и приложение 308

7.4 Программируемый логический массив 310

7.5 Логика программируемой массивы 313

7.5.1 Основная структура схемы PAL 313

7.5.2pal выходной структуры 314

7.5.3pal Пример приложения 316

7.6 Общая логика массива 321

7.6.

7.6.2 Рабочий режим 324

7.6.3 ГАЛЬНАЯ АДРЕСА СПАСПЛАТНОСТЬ 326

7.7 Сложное программируемое логическое устройство 327

7.7.1max7000 Структура устройства серии 328

7.7.2 Технические характеристики производительности устройств серии Max7000S 332

7.8 Полевой программируемый массив затвора 333

7.8.1 Таблица поиска логическая структура 333

7.8.2 Структурные принципы устройств серии Flex10K 333

7.8.3 Технические характеристики производительности устройств серии Flex10K 342

7.9 CPLD/FPGA Программирование и конфигурация 343

7.9.1cpld Метод программирования 343

7.9.2 Метод конфигурации FPGA 344

7.9.3 Метод написания устройств CPLD/FPGA 348

7.10 CPLD/FPGA Основной продукт Введение 349

7.10.1Altera Company Products 349

7.10.2xilinx Продукты 350

7.10.3 Продукты Llattice 350

7.11max+плюс ⅱ Интегрированная платформа дизайна программного обеспечения 350

7.11.1 Обзор 350

7.11.2eda Схематический процесс ввода 351

7.11.3VHDL Текст процесс проектирования ввода 358

7.11.4 Резюме процесса проектирования 358

7.12 Используйте VHDL для реализации памяти 359

7.13quartus ⅱintegrated Software Design Platform 362

7.13.1 Процесс проектирования цифровой системы на основе Quartus II363

7.13.2 Создать проект 363

7.13.3 Проектирование входа 363

7.13.4 Аналитическая комплексная и адаптационная компиляция 369

7.13.5 Функциональное моделирование и симуляция времени 371

7.13.6 Скачать программирование 374

7.13.7 блокировка штифта 375

7.14 Резюме этой главы 376

7.15 Упражнение 377

Глава 8 Цифрово-аналоговое преобразование и преобразование аналогового аналога 380

8.1 Обзор 380

8.2d/A преобразователь 381

8.2.1d/A Структура схемы преобразователя 381

8.2.2.2DAC Основные технические индикаторы 386

8.2.3 Интегрированные устройства и приложения ЦАП 387

8.3a/d преобразователь 393

8.3.1 Основные принципы конверсии A/D 394

8.3.2 Прямое сравнение ADC396

8.3.3 Косвенное сравнительный ADC399

8.3.4 Основные технические индикаторы АЦП 402 402

8.3.5 Интегрированные устройства и приложения ADC 402

8.4 Реализация цепи управления отбора проб ADC574A 411 с помощью конечного состояния

8.5 Сводка этой главы 414

8.6 Упражнение 415

Глава 9 Типичные приложения цифровых систем 421

9.1 Обзор 421

9.2 Цифровой дизайн часов 422

9.2.1 Структура цепи 422

9.2.2 Конструкция частичной цепи 422

9.3 Цифровой частотный измеритель 426

9.3.1 Основной принцип 426

9.3.2 Структура схемы цифрового измерителя 426

9.3.3 Основные технические индикаторы 429

9.4 DC Digital Voltmeter 430

9.4.1 Особенности производительности трехзначного полупрофильного интегрального ADC CC14433 430

9.4.2 Трехклассная полупроводящая полу-DC Цифровая вольтметр Структура 431

9.5 Система управления светом светофора 433

9.5.1 Анализ логики управления 434

9.5.2 Конструкция единичной цепи 435

9.6 Соревнование по разведке Quick Release Design 438

9.6.1 Дискретные интегрированные компоненты Дизайн 438

9.6.2 Программируемое логическое устройство FPGA Design 441

9.7 Технология прямой цифровой частоты 448

9.7.1DDS Базовый принцип 448

9.7.2dds Реализация VHDL 449

9.7.3DDS Основные функции 454

9.8 Реализация FPGA генератора сигналов 454

9.9 Резюме этой главы 460

Ссылки 461