Руководство по проектированию Intel FPGA: основано
Цена: 2 523руб. (¥119.4)
Артикул: 613746281789
Вес товара: ~0.7 кг. Указан усредненный вес, который может отличаться от фактического. Не включен в цену, оплачивается при получении.
Описание товараПродавец:华心图书专营店
Адрес:Шанхай
Рейтинг:
Всего отзывов:0
Положительных:0
Добавить в корзину
Другие товары этого продавца
¥70.41 488руб.
¥ 118 82.71 748руб.
¥ 129 96.52 040руб.
¥82.81 750руб.
Параметры продукта
| Руководство по проектированию Intel FPGAQW: на основе интегрированной среды разработки Quartus Prime Pro 19 | ||
 | Ценообразование | 199.00 |
| Издатель | Электронная промышленная пресса | |
| Издание | 1 | |
| Опубликованная дата | Март 2020 | |
| формат | 16 | |
| автор | Хебин | |
| Украсить | Плоский пластик | |
| Количество страниц | 820 | |
| Число слов | 1312000 | |
| Кодирование ISBN | 9787121382444 | |
Введение
В этой книге используется интегрированная среда разработки Intel Quartus Prime Pro 19 и программируемое логическое устройство нового поколения Intel Cyclone 10 GX в качестве программной и аппаратной платформы для систематического ознакомления с принципами работы программируемых логических устройств и ключевыми функциями интегрированной среды разработки Quartus Prime Pro.В книге 11 глав, которые в основном включают подробное объяснение структуры Intel Cyclone 10 GX FPGA, потока проектирования Quartus Prime Pro HDL, потока проектирования блоков Quartus Prime Pro, потока проектирования пользовательского IP-ядра Quartus Prime Pro, потока проектирования сценария командной строки Quartus Prime Pro, потока проектирования Design Space Explorer II, принципов и реализации системы Quartus Prime Pro, принципов и реализации синхронизации и физических ограничений Quartus Prime Pro, метода проектирования HDLGJ в Quartus Prime Pro. Частично реконфигурируемый принцип и реализация Quartus Prime Prime Pro, а также принцип и метод реализации комплексного инструмента IntelGJ.
Оглавление
Каталог
Глава D Подробная структура Intel Cyclone 10 GX FPGA 1
1.1 Логический массив и адаптивный логический блок 1
1.1.1 Структура и функция Alm 1
1.1.2 LUT Working Mode 2
1.1.3 зарегистрировать и блокировать 12
1.1.4 Architecture Lab's Interconnection Architecture 21
1.1.5 Распределенная память 22
1.2 Блок хранения 32
1.2.1 Руководство по проектированию встроенного блока хранения 32
1.2.2 Режим упаковки блока памяти 34
1.2.3 Адресные часы включены 35
1.2.4 Удаление блока хранения асинхронного зазора 35
1.2.5 Код исправления ошибок хранения 35
1.2.6 Используйте M20K для реализации RAM 36
1.3 сеть часов и кольцо для блокировки фазы 40
1.3.1 Тип сети часов 40
1.3.2 Функция ресурса часов 43
1.3.3 иерархическая структура часов 45
1.3.4 Блок управления часами 47
1.3.5 Управление энергопотреблением часов 50
1.3.6 Фазовое кольцо 52
1.4 Блок ввода/вывода 58
1.4.1 Расположение группы ввода/вывода 59
1.4.2 Стандарт электрического ввода/вывода 60
1.4.3 Архитектура и характеристики ввода/вывода 62
1.4.4 Программируемая функция IOE 65
1.4.5 Верхний конец фильма 67
1.4.6 Serdes и DPA 67
1,5 Блок DSP 70
1.5.1 Функция блока DSP 71
1.5.2 Block Resources DSP 71
1.5.3 DSP Блок Архитектура 72
1.5.4 DSP Block Application 72
1.6 Внешний интерфейс памяти 78
1.6.1 Функция интерфейса внешней памяти 79
1.6.2 Внешнее интерфейс памяти ввода/вывод 80
1.6.3 Интерфейс памяти, поддерживаемый упаковкой устройства 80
1.6.4 Архитектура интерфейса внешней памяти 82
1.7 Технология конфигурации 87
1.7.1 как конфигурация 89
1.7.2 PS Configuration 94
1.7.3 Конфигурация FPP 97
1.7.4 Конфигурация JTAG 106
1.7.5 Процесс конфигурации 108
1.8 Управление энергетикой 110
1.8.1 Потребляемая мощность 110
1.8.2 Программируемая технология электроснабжения 110
1.8.3 Датчик мощности 111
1.8.4 Датчик напряжения 111
1.8.5 Диод датчика температуры 112
1.8.6. Требования к заказам электроэнергии/мощности 112
Глава D. Порядок проектирования Quartus Prime Pro HDL 113
2.1 Скачать, установка и авторизация Quartus Prime Pro и компонентов 113
2.1.1 Скачать Quartus Prime Pro и компоненты 113
2.1.2 Установить Quartus Prime Pro и компоненты 117
2.1.3 Уполномоченное Quartus Prime Pro и компоненты 118
2.2 Функция Quartus Prime Pro и оснащена 121
2.3 Процесс проектирования Quartus Prime Pro 122
2.3.1 Структура процесса лечения 122
2.3.2 Концепция инкрементной оптимизации 125
2.3.3 Процесс проектирования Ultra -Sensing 125
2.4 Установите новый проектный проект 128
2.5 Добавить новый файл дизайна 134
2.6 Анализ дизайна и комплексное лечение 137
2.6.1 Анализ и комплексная концепция 137
2.6.2 Анализ и комплексные варианты атрибутов 140
2.6.3 Анализ и комплексная реализация 147
2.6.4 Просмотреть анализ и комплексные результаты 149
2.7 Моделирование уровня поведения проекта 155
2.7.1 Используйте Verilog HDL для генерации моделирования тестового вектора 155
2.7.2 Моделирование тестовых векторов с файлами формы волны 161
2.8 Ограничение проектирования 165
2.8.1 Методы, указанные в GUI 165
2.8.2 Как использовать дизайн ограничения сценария TCL 166
2.8.3 Добавить ограничения в редактор назначения 172
2.8.4 Добавьте ограничения в PIN -Planner 174
2.8.5 Анализ распределения ввода/вывода 178
2.8.6 Добавить простые временные ограничения 180
2.9 Адаптация проектирования 184
2.9.1 Вариант настройки адаптера 184
2.9.2 Внедрение адаптации 189
2.9.3 Просмотреть результаты после адаптации 190
2.10 Просмотреть результаты анализа времени 196
2.10.1 Основная концепция анализа времени 196
2.10.2 График и анализ часов 197
2.10.3 Анализ создания часов 200
2.10.4.
2.10.5 восстановить и удалить анализ 202
2.10.6 Анализ нескольких циклов 203
2.10.7 Азиатский стабильный анализ 206
2.10.8 ВРЕМЯ -ПЕССЕСИМИСТИЧЕСКИЙ 207
2.10.9 часы в качестве анализа данных 208
2.10.10 Multi -Hall Timing Analysis 209
2.10.11 Реализация сроков 210
2.11 Принцип анализа энергетики и реализация 217
2.11.1 Анализатор энергопотребления 218
2.11.2 Настройки анализатора энергопотребления 220
2.11.3.
2.11.4 Анализ мощности выполнения 223
2.12 Сгенерировать файл программирования 226
2.12.1 Параметры настройки параметров сборки 226
2.12.2 Программируемый тип файла 232
2.12.3 Запустите инструмент сборки 232
2.12.4 Сгенерировать пропускной способ 233
2.13 Скачать дизайн 239
2.13.1 Скачать дизайн в FPGA 239
2.13.2 Программирование последовательной флэш -памяти 241
Глава D. Порядок проектирования блоков Quartus Prime Pro 243
3.1 Block -Based Design Введение 243
3.1.1 Условия, связанные с дизайном блока 243
3.1.2.
3.1.3 Блок -на основе инкрементной компиляции Введение 246
3.2 Метод проектирования Введение 247
3.2.1 Введение в методологию нисходящего проектирования с 1; CY=247 CY
3.2.2 Метод проектирования в нижней части нижней части 247
3.2.3 Методология проектирования на основе команды Введение 248
3.3 Дизайн подразделение 249
3.3.1 Планируйте Внешний IP, часы и ПЛЛ Планирование 250
3.3.2 Руководство по проектированию 251
3.3.3 Снимок зоны резерва и повторного использования 251
3.3.4 Создание Дизайнерского подразделения 252
3.4 Процесс повторного использования проекта 255
3.4.1 Повторно используйте основной раздел 256
3.4.2 Повторно используйте корневое подразделение 263
3.4.3 Зарезервировать основную сущность и переоборудовать 269
3.5 Увеличьте процесс проектирования блоков 270
3.5.1 Время постепенной конвергенции 270
3.5.2. Абстракция и реализация проектирования 272
3.5.3 Часы в пустом перегородке сохраняются 273
3.6 Комбинация повторного использования дизайна и компиляции на основе блока 273
3.7 Установите дизайн на основе команды 274
3.7.1 Создание проекта уровня 1;CY=CY для группового проектирования 274
3.7.2 Подготовьте проектный раздел для инженерной интеграции 277
3.8 Дизайн снизу дна рассмотрим 278
Глава D Процесс проектирования пользовательского IP-ядра Quartus Prime Pro 279
4.1 Введение Функции инструмента Designer Designer 279 279
4.1.1.
4.1.2 Структура компонента 280
4.1.3 Организация файла компонентов 281
4.1.4 Версия оборудования 281
4.1.5 Проектный цикл IP -компонента 281
4.2 Инструмент для дизайнера платформы вызовов 282
4.3 Создать пользовательский компонент IP Core 285
4.3.1 Укажите тип компонента IP 285
4.3.2 Создать/указать файл HDL 286 для комплексного и моделирования
4.4 Создайте общий компонент IP Core 298
4.5 Проверьте пользовательский компонент IP Core 309
4.6 Проверьте IP -сердечник общего компонента 310
4.6.1 Добавьте 1; Файл схемы слоя CY=CY 310
4.6.2 Изменить файл user_define.v 312
4.6.3 Добавить generic_component_0.v Файл 314
4.7 Выход ядерного производства IP (Quartus Prime Pro версия) 315
Глава D. Процесс разработки сценария командной строки Quartus Prime Pro 317
5.1 Язык команды инструмента 317
5.2 Quartus Prime TCL Pack 317
5.3 Quartus Prime Tcl API Help 319
5.3.1 Параметры командной строки 321
5.3.2 Quartus Prime TCL Window 323
5.4 -End -end Design Process 323
5.4.1 Установите новый проектный проект 325
5.4.2 Добавить новый дизайн -файл 325
5.4.3 Добавить ограничения дизайна 326
5.4.4.
5.4.5 Адаптация дизайна 330
5.4.6. Сборка проектирования (генерация файлов программирования) 331
5.4.7 Отчет 331
5.4.8 Анализ синхронизации 333
5.5 Автоматическое выполнение скрипта 335
5.5.1 Пример экзамена 336
5.5.2 Обработка управления 336
5.5.3 Показать сообщение 337
5.6 Другие сценарии 337
5.6.1 Натуральное название автобуса 337
5.6.2 Короткое имя опции 337
5.6.3 Episodes Capital Command 337
5.6.4 Команда Finder Node 339
5.6.5 Команда get_names 354
5.6.6 Команда post_message 356
5.6.7 Параметры командной строки доступа 356
5.6.8 quartus() Array 358
5.7 tclsh shell 359
5.8 Скрипт TCL Базовые знания 359
5.8.1 Пример Intel FPGA Cool 359
5.8.2 Переменная 359
5.8.3 Заменить 360
5.8.4 Арифметика 360
5.8.5 Список 361
5.8.6 Массив 361
5.8.7 Структура управления 362
5.8.8 Процесс (подпрограмма или функция) 363
5.8.9 файл ввода/вывода 363
Глава D. Процесс проектирования Design Space Explorer II 365
6.1 Начать инструмент DSE II 365
6.2 DSE II Инструмент Введение 366
6.2.1 Project Page 366
6.2.2 Настройка Страница 367
6.2.3 Объяснение страница 369
6.2.4 СТАТАЦИЯ СТРАНИЦА 373
6.3 Изучение различных стратегий реализации на локальных компьютерах 373
6.4 Изучение различных стратегий реализации на удаленных компьютерах 377
6.4.1 Создайте учетную запись Azure 378
6.4.2 Скачать инструменты, связанные с пучкой 378
6.4.3 Выберите Intel FPGA Tool 379
6.4.4 Создание и настройка виртуальной машины 380
6.4.5 Конфигурация и стартовая пучка 388
6.4.6 Захватить интерфейс графического интерфейса на виртуальной машине 391
6.4.7 Откройте программное обеспечение Quartus Prime 393
6.4.8 Завершение виртуальной машины 395
6.4.9.
6.4.10 Сервер лицензий 397 строительства и конфигурации 397
6.4.11 Подключитесь к серверу лицензий 406
6.4.12 Запустите DSE II 407 на виртуальной машине
Глава D Принцип отладки системы Quartus Prime Pro и реализация 411
7.1 Сводка инструмента отладки системы 411
7.1.1 Комбинация инструментов системного отладка 411
7.1.2 Инструменты, используемые для мониторинга RTL -узлов 414
7.1.3 Инструменты с стимулирующей функцией 416
7.1.4 Виртуальный интерфейс JTAG Intel FPGA IP Core 417
7.1.5 Системная структура отладки 417
7.1.6 SLD JTAG BRIDGE 418
7.1.7 Часть отладка в дизайне повторного использования 422
7.2 Дизайн отладки с использованием Analyzer Logic Tap Tap 422
7.2.1 Требования к программному и аппаратному обеспечению 423
7.2.2 Характеристики и преимущества анализаторов сигнала Tap Tap 423
7.2.3. Обзор процесса задачи Анализатора Tap Tap Tap 424
7.2.4 Создайте новый проект отладки 426
7.2.5 Добавить FIFO IP CORE 427
7.2.6 Добавить 1; CY=CY файл дизайна слоя 430
7.2.7 Настройка сигнала Tap Analyzer 432
7.2.8 Дизайн компиляции 463
7.2.9 Программирование целевого устройства или устройства 467
7.2.10 Запустить Логический анализ 468
7.2.11 Просмотреть, проанализировать и использовать полученные данные 472
7.3 Быстрая проверка конструкции с использованием сигнального зонда 474
7.4 Используйте внешний логический анализатор для отладки в системе 477
7.4.1 Выберите Логический Анализатор 477
7.4.2 - параметр определения интерфейса логического анализатора 479
7.4.3 Сопоставьте штифты файла LAI с доступным выводом ввода/вывода 480
7.4.4 Карта внутреннего сигнала в группу LAI 480
7.4.5 Скомпилированный проект Quartus Prime 481
7.4.6 Устройство, поддерживаемое LAI Programming Intel 482
7.4.7 Группа управляющих действий во время выполнения 482
7.5 Измените память и постоянную 482 в системе 482
7.5.1 Используйте редактор контента памяти в системе для отладки проектирования 483
7.5.2. Экскурсия экземпляров в проекте во время операции 483
7.5.3 Используйте устройство программирования редактора контента памяти в системе 484
7.5.4 Загрузите экземпляр памяти в ISMCE 485
7.5.5 Положение наблюдения в памяти 485
7.5.6 Использовать“Hex Editor” Window Редактировать контент памяти 486
7.5.7 Файл памяти импорта и экспорта 487
7.6 Дизайн отладки с использованием системы эндогенного и зонда 488
7.6.1 Процесс проектирования системы и зонда системы 489
7.6.2 Примерные внутрисистемные продукты и зонды IP Core 490
7.6.3 Дизайн компиляции 492
7.6.4 Запустите эндогенные и зондирующие редакторы системы 492
7.6.5 Устройство программирования цепочки JTAG 493
7.6.6“ менеджер экземпляра:” окно 494
7.6.7 Входные источники и редакторы зондов Главный интерфейс 494
7.6.8 Редактор и зонды TCL Редактор TCL 495 Редактор TCL 495
Глава D Quartus Prime Pro. Принципы и реализация временных и физических ограничений 497
8.1 Характеристики GJ файлов SDC 497
8.1.1 Используйте файл SDC 497 Привязку физического привязки
8.1.2 Диапазон ограничений физического связывания 498
8.1.3 Конституция обязательства сущности 498
8.2 Создать часовые и часовые ограничения 500
8.2.1 Основные часы 500
8.2.2 Виртуальные часы 501
8.2.3 Generation Clock 502
8.2.4 Drive PLL Clock 507
8.2.5 Создать группу часов 509
8.2.6 Функция эффекта часов 512
8.3 Создать ограничения ввода/вывода 515
8.3.1 Установите задержку ввода (set_input_delay) 515
8.3.2 Установите задержку выходного вывода (set_output_delay) 516
8.4 Создание ограничения смещения и задержки 516
8.4.1 Задержки модели синхронизации GJI/O и маршрутизации платы 516
8.4.2 Установка максимального смещения Z (set_max_skew) 517
8.4.3 Установите задержку сети (set_net_delay) 521
8.4.4 За исключением времени (исключение) 523
8.4.5 Примеры более чем цикла 531
8.4.6 Задержка раствора впрыска 550
8.4.7 Порт 550 с ограниченным проектным разделом 550
8.5 Используйте адаптер для ремонта 551
8.6
8.6.1 Обзор планирования интерфейса 553
8.6.2 Установите новый проектный проект 554
8.6.3 Добавить и настраивать ядро IP внешнего интерфейса памяти 555
8.6.4 Добавить Avalon MMM BFM IP Core 563
8.6.5 Создание экземпляра IP-ядра в файле уровня 1;CY=CY 565
8.6.6 Инициированный планировщик интерфейса 567
8.6.7 План обновления проекта 568
8.6.8 ПЛАНИРОВАНИЕ ПЕРИФЕРИКА 568
8.6.9 Данные макета отчета 573
8.6.10 Ограничение проверки и планирования экспорта 574
Глава D Метод расчета HDL GJ в Quartus Prime Pro 576
9.1 Комплексный язык HDL 576
9.1.1 Verilog и SystemVerilog Комплексная поддержка 576
9.1.2 VHDL Комплексная поддержка 580
9.2 Комплексные атрибуты и команды, поддерживаемые HDL 581
9.2.1 Verilog HDL Комплексные атрибуты и команда 581
9.2.2 VHDL Комплексные атрибуты и команда 597
9.3 Использование базовых примитивов 614
9.3.1 Оригинал ввода/вывода 616
9.3.2 Подземная логика Примитив 621
Глава D. Принцип и реализация частично реконфигурируемого Quartus Prime Pro 628
10.1 Часть основной концепции реконфигурации 628
10.1.1 Частичное переписывание термина 629
10.1.2 Часть последовательности процесса реконфигурируемой конфигурации 629
10.1.3 Внутренняя часть основного устройства может быть настроена 630
10.1.4 Внешнее основное устройство может быть настроена 632
10.1.5 Сексуальные меры предосторожности.
10.2 Реализация базового процесса некоторой погашной конфигурации 633
10.2.1 Создание нового проектного проекта 634
10.2.2 Добавить файл дизайна 634
10.2.3 Создание Дизайнерского подразделения 637
10.2.4 Площадь распределения и зона проводки PR -разделения 639
10.2.5 Добавить часть реконфигурируемого контроллера конфигурации IP Core 642
10.2.6 Определить символы 644
10.2.7 Создать пересмотренную версию 645
10.2.8 Основная пересмотренная версия 647
10.2.9 Подготовка пиар -издание 648
10.2.10 Устройство программирования 650
10.3 Реализация процесса взаимной конфигурации иерархической части 652
10.3.1 Создание нового проектного проекта 652
10.3.2 Добавить файл дизайна 653
10.3.3 Создание Дизайнерского подразделения 655
10.3.4 Площадь распределения и зона проводки PR -разделения 658
10.3.5 Добавить часть реконфигурируемого контроллера конфигурации IP Core 660
10.3.6 Определить символы 662
10.3.7 Создать пересмотренную версию 663
10.3.8 Основная пересмотренная версия 666
10.3.9 Подготовьте PR для Отдела PR для реализации пересмотренной версии 667
10.3.10 Подготовка PR для PR -подразделения для PR Revision Edition 669
10.3.11 Устройство программирования 672
Глава D. Принцип инструмента синтеза IntelGJ и метод реализации 673
11.1 Знакомство с комплексными инструментами GJ 673
11.1.1 Преимущества комплексных инструментов GJ 673
11.1.2 Комплексные требования к эксплуатации инструмента GJ 675
11.1.3 Краткий процесс комплексного инструмента GJ 675
11.1.4 HLS и OpenCl 676
11.1.5 Подробности компилятора инструмента синтеза GJ 676
11.2 Внедрение основного процесса комплексного инструмента GJ 680
11.2.1 Строительная модель C ++ и тестовая платформа 680
11.2.2 C и C ++ Библиотека 685
11.2.3 Настройка комплексного компилятора GJ 690
11.2.4 Запуск комплексного компилятора GJ 692
11.2.5 Просмотр отчета о проектировании GJ 694
11.2.6 Просмотр компонента RTL моделирования сигнала 700
11.3 Любая тип и оптимизация данных о точности 702
11.3.1 Объявление типа данных AC_INT Тип 703 в компоненте
11.3.2 Отладка использования типа данных AC_INT тип 703
11.3.3 Объявление типа данных AC_FIXED 704
11.3.4 Оптимизация компиляции с плавающей точкой 707
11.4 Интерфейс компонента 712
11.4.1 Интерфейс вызова компонента 712
11.4.2 Avalon Flow Interface 715
11.4.3 Основной интерфейс 721 картирования памяти Avalon
11.4.4 АВлаон отображение памяти из интерфейса 725
11.4.5 Параметры интерфейса вызова оборудования 731
11.4.6 Нестабильные и стабильные параметры компонентов 734
11.4.7 Глобальная переменная 736
11.4.8 Структура интерфейса компонента 736
11.4.9 поведение резервации 736
Локальные переменные (атрибуты памяти) в 11,5 компонентах 737
11.5.1 Атрибут памяти компонента компилятора 737
11.5.2 Статическая переменная 761
Циркуляция в 11,6 компонентах 762
11.6.1. Интервал запуска цикла (II Компиляционные инструкции) 764
11.6.2 Зависимость резьбы петли (инструкции по компиляции IVDEP) 765
11.6.3 Инструкции по компиляции LOOP_COALESCE) 768
11.6.4 Expand Expand (Инструкции по компиляции развертки) 770
11.6.5 Cycle Condurrent (MAX_CONCURRENDY COMPILE) 773
11.7. Согласно компоненту 773
11.7.1 Серийный эквивалент хранения пространства или ввода/вывода 774
11.7.2 Параллельный контроль 774
Приложение A C10-EDP-1 Платформа для разработки оборудования Принцип 775
Приложение B USB-блейстер загрузок метод сбоя вождения 790
об авторе
Эксперты ZM по встраиваемым технологиям и технологиям EDA уже давно занимаются преподаванием и научными исследованиями в области электронных информационных технологий и поддерживают тесное сотрудничество со многими известными производителями полупроводников и производителями инструментов EDA в мире.В настоящее время опубликовано около 70 книг по электронно-информационным технологиям, охватывающих схемотехническое моделирование, проектирование схем, программируемые логические устройства, цифровую обработку сигналов, микроконтроллеры, встроенные системы, встроенные программируемые системы и т. д. Типичные репрезентативные работы включают «Руководство по проектированию аналоговых электронных систем (базовое): анализ и реализация от полупроводников, дискретных компонентов до интегральных схем TI», «Руководство по проектированию аналоговых электронных систем (практическое): анализ и реализация от Полупроводники, дискретные компоненты для интегральных схем TI», «Проектирование и реализация встраиваемой системы Xilinx Zynq-7000 — метод проектирования на основе двухъядерного процессора ARM Cortex-A9 и Vivado (версия D2)», «Учебное пособие по стандарту интегрированного проектирования Altium Designer17 — от принципов моделирования и проектирования печатных плат до микроконтроллерных систем», «Руководство по разработке микроконтроллеров серии STC8: анализ и применение для процессоров, программирования и Операционные системы», «Руководство по проектированию системы цифровой обработки сигналов Xilinx FPGA — реализация на основе HDL, Simulink и HLS» и т. д.
Рекомендуемая рекомендация
В книге есть большая группа читателей, в том числе инженерный и технический персонал в области дизайна Intel FPGA, учителей и студентов, занимающихся научными исследованиями в колледжах и университетах.