[Все 3 тома] Навыки дизайна FPGA и развитие случаев подробные объяснения 3 -го издания 3 -го издания для создания простых и мелких FPGA (3 -е издание) Научить вас изучать дизайн FPGA на основе Avenue to Jianzhi Design Development Electronic
Вес товара: ~0.7 кг. Указан усредненный вес, который может отличаться от фактического. Не включен в цену, оплачивается при получении.
Описание товара
| [Все 3 тома] Подробное объяснение методов проектирования FPGA и разработки корпусов (3 -е издание)+в -depth Play FPGA (3 -е издание)+Ручка рук, чтобы научить вас изучать дизайн FPGA - | ||
 | Ценообразование | 268.00 |
| Кодирование ISBN | 9787121334917 | |
| Доставка FPGA (3 -е издание) [Блог Тибетской Священной Священной Писания | ||
 | Ценообразование | 55.00 |
| Издатель | Пекинский университет аэронавтики и астронавтика пресса | |
| Опубликованная дата | Июнь 2017 года | |
| формат | 16 | |
| автор | Ву Хуханг | |
| Количество страниц | ||
| Кодирование ISBN | 9787512423794 | |
Введение
Эта книга собирает и организует опыт автора в практике проекта FPGA.В книге есть методы и методы проектирования FPGA, и#ведущие читатели овладевают сущностью дизайна FPGA; Конкретные инженерные проекты с конкретными инженерными проектами полагаются на некоторую справочную ценность.Кроме того, эта книга также имеет несколько полных примеров проекта, позволяя читателям понять процесс разработки FPGA с точки зрения системы.Starting from engineering practice, this book aims to quote#本 学 学 学 学 学 本 本 本 本 本 本 本 本 本, analysis, and solving problems in the development and design of FPGA.Основными читателями этой книги являются электронные, компьютерные, контрольные и информационные специальности, электронные инженеры, которые занимаются разработкой и дизайном FPGA/CPLD, а также всеми энтузиастами электронного дизайна и производства.
| Научите вас изучать FPGA Design, основанную на Avenue для метода упрощения Джейн. | ||
 | Ценообразование | 45.00 |
| Издатель | Пекинский университет аэронавтики и астронавтика пресса | |
| Опубликованная дата | Июнь 2017 года | |
| формат | 16 | |
| автор | Пан Венминг, Yi Wenbing | |
| Количество страниц | ||
| Кодирование ISBN | 9787512424012 | |
Введение
Научите вас изучать FPGA Design, основанный на Законе о промежутке Avenue -Jane. ..Во второй половине книги введите основные методы, деленные на модуль, суммируйте и предлагайте интерактивную структуру между модулями и дайте комплексную модель проекта, такую как система мониторинга температуры и система обнаружения краев в практике проекта.Эта книга может использоваться в качестве учебников, таких как электронная инженерия, автоматический контроль, компьютер и другие специалисты в колледжах и университетах.
Об авторе
Каталог
#第 第 第 第
Модуль главы 1
1.1 Структура модуля
1.2 Обзор трех основных архитектур модуля
Глава 2 -метровая архитектура
2.1 восемь этапов архитектуры контр -архитектуры
2.1.1 Контрактические правила
2.1.2 №#Шаг: уточнить функцию
2.1.3 Шаг 2: Функциональная форма волны
2.1.4 Шаг 3: Структура подсчета
2.1.5 Шаг 4: Добавить 1 и конечные условия
2.1.6 Шаг 5: Определите специальные точки
2.1.7 Шаг 6: Проверка целостности
2.1.8 Шаг 7: Критический код
2.1.9 Шаг 8: Код функции
2.1.10 Резюме
2.2 Прохладная практика проекта
2.2.1pwm Pline Lantern Project
2.2.2 UART Interface Project
2.2.3VGA Interface Project
2.2.4sccb (IIC) Interface Project
Глава 3 Статусная машина архитектура
3.1 восемь этапов архитектуры машины государственной машины
3.1.1 Правила статуса машины
3.1.2 №#Шаг: уточнить функцию
3.1.3 Шаг 2: Анализ вывода
3.1.4 Шаг 3: Слияние статуса
3.1.5 Шаг 4: Передача статуса
3.1.6 Шаг 5: Условие передачи
3.1.7 Шаг 6: Проверка интеграции
3.1.8 Шаг 7: Код машины состояния
3.1.9 Шаг 8: Код функции
3.1.10 Резюме
3.2 Практика проекта статуса статуса проекта
3.2.1 Простой проект устройства распознавания типа сообщения
3.2.2spi Interface Project
3.2.3sdram Interface Project
Глава 4 Архитектура FIFO
4.1fifo архитектура восемь шагов
4.1.1 Обзор
4.1.2 1 -й шаг: подтвердите архитектуру FIFO
4.1.3 Шаг 2: Статус прочтения
4.1.4 Шаг 3: Статус прочтите начало и окончание условий
4.1.5 Шаг 4: Информация FIFO читает четкие условия
4.1.6 Шаг 5: Сгенерируйте IP -ядро FIFO
4.1.7 Шаг 6: Условия других сигналов
4.1.8 Шаг 7: код FIFO
4.1.9 Шаг 8: Другой код сигнала
4.1.10 Резюме
4.2fifo Project Practice
4.2.1 Проект модуля сбора отчетности
4.2.2 Проект модуля пакета Ethernet Cut
4.2.3UDP Проект упаковочного модуля
Второе подразделение модуля
Глава 5 МОДУЛ
5.1 Обзор подразделения модуля
5.1.1 Принцип разделения модуля
5.1.2 Спецификация порта подразделения модуля
5.2 Процесс деления модуля
5.2.1.
5.2.2. Поток данных между портом и между модулем и модулем
ГЛАВА 6 Модульные подразделения Общие архивы и проектная практика
6.1 Прямая интерактивная архитектура
6.2 Нет кеш -rdy Interactive Architecture Architecture
6.3 Существует интерактивная архитектура кэша RDY
6.4 Запросить одну интерактивную архитектуру ответа
6.5 Архитектура выразительного взаимодействия
6.6 Практика проекта модульного подразделения
6.6.1 Проекты хранения и чтения проектов хранения и чтения
6.6.2 Проект сбора и отображения температуры
6.6.3ov7670 Проект сбора изображений
Третья часть проектной практики
Глава 7 Система мониторинга температуры на основе FPGA
7.1 Фоновое введение
7.2 Требования к проекту
7.3 Основные принципы
7.3.1pc терминал (ассистент серийной отладки)
7.3.2 Датчик температуры DSL8820
7.3.3 Цифровая трубка шоу
7.3.4 Beeverer
7.4 Схема дизайна
7.5FPGA Реализация проектирования
7.5.1 Аппаратное обеспечение
7.5.2Verilog Design Design
7.6 Моделирование функций
7.7 отладка доски
7.8 Резюме
Глава 8 Система обнаружения краев изображения на основе FPGA
8.1 Фоновое введение
8.2 Требования к проектированию
8.3 Основные принципы
8.3.1PLL
8.3.2ov7670 Конфигурация и сбор
8.3.3 серое преобразование
8.3.4 Гауссовая фильтрация
8.3.5 Обнаружение края
8.3.6 Операция Ping Pong
8.4 Схема дизайна
8.5FPGA Реализация проектирования
8.5.1 Аппаратное обеспечение
8.5.2Verilog Code Design
8.6 Функциональное моделирование
8.7 Отладка доски
8.8 Резюме
Рекомендации
| Подробное объяснение навыков дизайна FPGA и развития дела (3 -е издание) | ||
 | Ценообразование | 168.00 |
| Издатель | Электронная промышленная пресса | |
| Опубликованная дата | Октябрь 2019 | |
| формат | 16 | |
| автор | Хан Бин | |
| Количество страниц | 0 | |
| Кодирование ISBN | 9787121334917 | |
Введение
Эта книга от мелкого до глубокого, от таблицы и внутри, от исследования технологии FPGA до обнаружения и использования ресурсов, от планирования и проектирования аппаратного расположения до проверки логической схемы, от исследования и накопления модульных функций до Интеграция системной интеграции времени оптимизации синхронизации, систематически и всесторонне вводит процесс разработки Altera FPGA.Все процедуры этой книги были усовершенствованы, и соответствующие ресурсы Design FPGA суммированы автором в течение многих лет.
Об авторе
Хан Бин, веб -имени судоделение, получила степень бакалавра в Университете электронных наук и техники Ханчжоу в 2012 году и получил степень магистра в Университете электронных наук и техники Сиан в 2015 году. Исследование разработки в течение долгого времени.
Каталог
Каталог
Глава 1 Расскажите о технологии FPGA, преимуществах, путях обучения (1)
1.1 Рождение и развитие FPGA (1)
1.1.1 Рождение FPGA (1)
1.1.2 Разработка FPGA и будущего (4)
1.1.3 игра, перед началом работы (7)
1.2 ALTERA FPGA Введение и разработка, применение (8)
1.2.1 Altera введение (8)
1.2.2 Введение продукта Altera (9)
1.2.3 Altera FPGA Development Ping (15)
1.2.4 Altera FPGA Dynamics and Application (17)
1.2.5 Применение Altera FPGA (20)
1.2.6 Сравните ARM и DSP, распознайте FPGA (23)
1.3. Хорошо использовать сетевые ресурсы и постоянно резюмируйте себя (26)
Глава 2 Скачать и установка комплекта Quartus II 13.0 (29)
2.1 Напишите раньше (29)
2.2 Кварт II 13.0 Скачать программное обеспечение (30)
2.3 Кварта II 13.0 Установка компонента (32)
2.4 Кварта II 13.0 Установка устройства (36)
2.5 Установка драйвера USB Blaster Downloader (39)
Глава 3 Профиль грамматики Verilog HDL (43)
3.1 Что такое Verilog HDL?(43)
3.2 Уровень конструкции (44)
3.3 Процесс проектирования (44)
3.4 Основное введение грамматики (46)
3.4.1 Модуль модуля (46)
3.4.2 Примечание (47)
3.4.3CASE (47)
3.4.4 Параметр объявления параметров (48)
3.4.5 Инструкции по обработке (48)
3.4.6 Постоянная (49)
3.4.7 переменная (50)
3.4.8 Оператор (51)
3.5 Verilog HDL -моделирование (54)
3.5.1 Моделирование структуры (54)
3.5.2 Модель потока данных (56)
3.5.3 Моделирование поведения (57)
3.5.4 о статусной машине (66)
Глава 4 MAX II CPLD/CYCLONE II/IV PACB PACB DOANOUT (76)
4.1 Разговор о макете печатной платы (76)
4.2 MAX II CPLD COURE COUNT (77)
4.2.1 MAX II CPLD Фон и введение (77)
4.2.2 EPM240T100C5N Исследование и анализ спроса на дизайн (79)
4.2.3 EPM240T100C5N Конструкция основной платы (83)
4.2.4 EPM240T100C5N МАКАТА МАКАТА ГОДА (87)
4.3 Конструкция цепи Cyclone II FPGA CORE (88)
4.3.1 Циклон II FPGA Фон и введение (88)
4.3.2 Руководство по данным циклона II и исследование проектирования EP2C8Q208C8N (89)
4.3.3 EP2C8Q208C8N Конструкция основной платы (101)
4.3.4 Меры предосторожности платы FPGA Core (110)
4.4 Cyclone IV конструкция схемы ядра FPGA (113)
4.4.1 Cyclone IV FPGA Введение (113)
4.4.2 Cyclone IV Ручной анализ данных FPGA и проектирования EP4CE6E22C8N (115)
4.4.3 Конструкция цепи Cyclone IV FPGA CORE (121)
4.5 Сводка сварки и отладки FPGA/CPLD (124)
4.6 Эта книга поддерживает внедрение оборудования для пинга Development Development Development Development (128)
4.6.1 Введение аппаратного ресурса VIP_BOARD 3.0 (128)
4.6.2 VIP_BOARD 3.0 Связанное периферическое субстантивное введение (130)
Глава 5 Verilog HDL Design и Testbench *Архитектура произведения (134)
5.1 VERILOG HADL Design (134)
5.1.1 Сравнение между Verilog HDL и VHDL (134)
5.1.2 Разработка Verilog HDL (135)
5.1.3 Verilog HDL -код стиль дизайна (136)
5.2 Архитектура мнений Testbench (141)
5.2.1 Введение в Testbench (141)
5.2.2 Стиль дизайна кода тестирования (142)
5.3 Настройка папки каталогов проектов Quartus II (145)
Глава 6 Проверка проектирования и симуляции 4 -бита DALM (147)
6.1 Напишите раньше (147)
6.2 Процесс разработки FPGA/CPLD (147)
6.3 Четырех -дигитный процесс проектирования на основе квартала II 13.0 (149)
6.3.1 Создание проекта Quartus II (149)
6.3.2 Конструкция логической схемы 4 -битного конющего (152)
6.3.3 Процесс компиляции Quartus II и анализ инженерных настройки (155)
6.4 Modelsim-Altera 10.1d 4-значный процесс проверки моделирования (166)
6.4.1 Анализ различных концепций моделирования о дизайне FPGA (167)
6.4.2 Модельная версия Краткое введение (168)
6.4.3 Создание проекта моделей (168)
6.4.4 Файл стимулирования тестирования (171)
6.4.5 Моделирование и анализ формы волны модели (174)
6.5 Проверка и краткое изложение дизайнерских идей (182)
Глава 7 Светодиодная конструкция поставленной цепи (183)
7.1 План проектирования схемы светодиодного движения 1 - Начало работы (183)
7.1.1 Схема проектирования схемы светодиодного движения (183)
7.1.2 Эксперимент с самостоятельным экспериментом по каканаде восьмибит -светодиода (185)
7.2 Схема проектирования схемы светодиодных схем 2 -Aprade (196)
7.2.1 Схема проектирования светодиодной цепи (196)
7.2.2 74HC595 Анализ и реализация драйвера (198)
7.3 8 -бит -светодиодный эксперимент с гонкой на гонках (208)
7.4 Конструкция светодиодных эффектов дыхания (215)
7.4.1 Основное введение протокола ШИМ (215)
7.4.2 Дизайн светодиодных дыхательных огней (216)
Глава 8 Реализация схемы привода FPGA и клавиатуры матрицы (227)
8.1 Ключи и введение их рабочего режима (227)
8.1.1 Анализ принципа ключа (228)
8.1.2.
8.1.3 СРЕГДА ПОРОЧНОГО (230)
8.2 Конструкция схемы FPGA -Drive независимых ключей (230)
8.2.1 Независимая конструкция схемы кнопки (230)
8.2.2 Введение в Verilog HDL статусной машины FSM (231)
8.2.3 Схема проектирования драйверов FPGA 1 (234)
8.2.4 Схема проектирования привода кнопки FPGA 2 (248)
8.3 Конструкция схемы привода FPGA матричной клавиатуры (252)
8.3.1 Принцип работы и конструкция схемы (252)
8.3.2 Дизайн драйвера клавиатуры Matrix FPGA (255)
Глава 9 LCD1602, показывающая реализацию драйвера «Hello World» (267)
9.1 LCD1602 Введение и дизайн оборудования (267)
9.1.1 LCD1602 символ LCD введение (267)
9.1.2 LCD1602 Конструкция аппаратной схемы (268)
9.1.3 Анализ времени и инициализации LCD1602 (271)
9.2 Реализация схемы привода FPGA LCD1602 (275)
9.2.1 C Схема реализации языка LCD1602 (276)
9.2.2 Схема реализации HDL Verilog LCD1602 (277)
Глава 10 Оптимизировать дизайн FPGA Global Clock Module (290)
10.1 Асинхронный сброс, механизм синхронного высвобождения (290)
10.1.1 Конкуренция в комбинированном приключении с цепи (291)
10.1.2 Конкуренция в приключении с цепи ГРМ (292)
10.2 Глобальный дизайн модуля управления часами без PLL (296)
10.3 Quartus II IP Core Введение и настройка PLL (305)
10.3.1 Введение в IP -ядро Quartus II (305)
10.3.2 Настройка и анализ IP -ядра PLL (311)
10.4 Глобальный дизайн модуля управления часами с PLL (319)
Глава 11 Дизайн протокола SPI на основе связи FPGA и MCU (325)
11.1 SPI BUS SUSARN Введение и проектирование оборудования (325)
11.1.1 Введение Соглашения SPI SPI (325)
11.1.2 Конструкция аппаратной схемы STM8 (327)
11.1.3 Анализ соглашения о шине SPI (329)
11.2 Реализация связи протокола шины SPI (330)
11.2.1 SPI Bus и получение дизайна STM8 (330)
11.2.2 Реализация FPGA схемы обнаружения краев (332)
11.2.3 Конструкция модуля получения данных о связи SPI (334)
11.2.4 Проектирование модуля передачи данных SPI (343)
Глава 12 серийный дизайн UART на основе связи с FPGA и ПК (351)
12.1 Погоня за корневым источником последовательной связи (351)
12.1.1 Введение в последовательную связь (351)
12.1.2 Скорость последовательного порта (354)
12.1.3 Анализ последовательного протокола (354)
12.2 Конструкция последовательной цепи (355)
12.2.1 Конструкция схемы TTL до RS-232 (355)
12.2.2 USB → конструкция конверсии UART (356)
12.2.3 Отладка схемы UART (357)
12.3 Поговорите о реальной частоте (358)
12.3.1 Важность частотной схемы частотной частоты (358)
12.3.2 Любой принцип генератора частот (358)
12.3.3 Проверка любого генератора частот (360)
12.4 Аппаратная реализация последовательной связи (364)
12.4.1.
12.4.2 UART_TRANSFER SENDE DESIN
12.4.3 PC2FPGA UART совместный тест (376)
Глава 13 FPGA, основанная на VGA Design (383)
13.1 Интерфейс VGA, схема времени и конструкции вождения (383)
13.1.1 Введение интерфейса VGA (383)
13.1.2 Анализ времени ВГГА (385)
13.1.3 RGB Три первичная цветная модель (388)
13.1.4 Конструкция схемы привода VGA (391)
13.2 Реализация FPGA -управляемой VGA (396)
13.2.1 Конструкция схемы синхронизации привода VGA (396)
13.2.2 Конструкция контроллера дисплея VGA с любым разрешением (408)
13.3 Реализация драйвера VGA «Hello World» (411)
13.3.1 Извлечение слова «привет мир» (411)
13.3.2 Введение в программное обеспечение C2MIF и генерацию файлов MIF (414)
13.3.3 Реализация FPGA символов VGA (418)
13.4 Реализация драйвера VGA DISPLANE (422)
13.4.1 Теоретический анализ отображения цветного изображения (422)
13.4.2 Извлечение данных цветных изображений (423)
13.4.3 Реализация FPGA отображается VGA Color Image (424)
Глава 14 Проектирование и реализация контроллера дисплея VGA на основе SDRAM (427)
14.1 Взаимодействие данных с доменом по пересечению (427)
14.2 Введение в SDRAM и трансплантация и оптимизация его контроллера (431)
14.2.1 Особенности SDRAM Время -времени -диск введение (431)
14.2.2 Схема оборудования для оборудования SDRAM (435)
14.2.3 Трансплантация и оптимизация контроллера SDRAM (437)
14.2.4 SDRAM_CONTROL_2PORT Упаковка и формирование соглашения (454)
14.3 Реализация контроллера VGA -дисплея на основе SDRAM (459)
Глава 15 Система сбора видео изображений на основе OV7725 (471)
15.1 Анализ идей проектирования системной структуры (472)
15.1.1 Системный фреймворк -анализ (472)
15.1.2 Процесс реализации алгоритма (473)
15.2 OV7725 Введение камеры и реализация коллекции видео (476)
15.2.1 Введение в камеру CMOS (476)
15.2.2. Характерное введение OV7725 и конструкции движения (478)
15.2.3 OV7725 SCCB Интерфейс и введение регистра (483)
15.2.4 OV7725 Анализ датчиков и видеороликов (492)
15.2.5 OV7725 Регистр I2C Конструкция инициализации (495)
15.2.6 OV7725 Дизайн модуля коллекции видео (510)
15.3 OV7725 Реализация отображения видео изображений (527)
15.4 Резюме этой главы (537)
Глава 16 Анализ и практика времени (539)
16.1 Напишите раньше (539)
16.2 Глубокое понимание поддержания количества маржи и установления плохой суммы (539)
16.3 Торговая модель -Винтернальная модель (542)
16.3.1 Анализ внутренних модельных формул (542)
16.3.2 Часы ограничения и PLL (543)
16.4 Ограничения выходного штифта -Внутренние и внешние модели (553)
16.4.1 Анализ внутренней и внешней модели формул (553)
16.4.2
16.5 Входная модель входного штифта -Внутренняя модель (556)
16.6 Сводка сценической (557)
16.7 Ограничения ненормальные (557)
16.7.1 Установить многоклетный путь (557)
16.7.2 Установите ложный путь (562)
16,8 ограничение времени SDRAM (562)
16.9 Altium Designer View Walk Report (573)
Глава 17 Дизайн системы на основе FPGA (575)
17.1 Выбор чипа FPGA (575)
17.2 Отличительный макет -PCB FPGA перед схемой дизайна (582)
17.3 Выбор памяти (583)
17.4 Выбор и дизайн периферийных устройств FPGA (584)
17.4.1 Сопротивление (585)
17.4.2 Конденсатор (585)
17.4.3 Умный (588)
17.4.4 Предохранитель (590)
17.5 Проектирование системы на основе основной платы (592)
17.6 Выбор питания на основе системы с низкой мощностью (593)
17,7 Точки проектирования печатных плат системы с высоким скоростью (598)
17.7.1 Секции структуры (598)
17.7.2 Многослойная конструкция платы платы (598)
17.7.3 Ключевые моменты для дизайна отверстия (599)
17.7.4 Принцип проводки предотвращения шампуров (600)
17.7.5 Принцип проводки дифференциальной линии (600)
17.7.6 Переключение точек проектирования платы (601)
17.8 Резюме этой главы (602)
Глава 18 Встроенная система визуальной системы обработки на основе камер с высоким содержанием скорости (603)
18.1 Обзор системы визуальной обработки (603)
18.2 Встроенная конструкция структуры системы визуальной обработки (604)
18.3 Выбор чипа (606)
18.4 Аппаратный дизайн на основе интерфейса промышленной камеры Камеры (608)
18.5 Точки программирования FPGA на основе интерфейса ссылки камеры (612)
18.6 Реальное сокращение времени и структура алгоритма изображений на основе интерфейсов VGA (613)
18.7 Скоординированный рабочий режим FPGA и DSP (616)
18.8.
18.9 Системная отладка (617)
18.10 Резюме этой главы (618)
Таблица сравнения сияющих языков (619)
Таблица управления символом (625)
