8 (905) 200-03-37 Владивосток
с 09:00 до 19:00
CHN - 1.14 руб. Сайт - 17.98 руб.

Теория и практика дизайна ASIC: проверка RTL. Комплексная и планировка Liu Wen, Технологический магазин профессиональной технологии.

Цена: 549руб.    (¥30.49)
Артикул: 602011009042

Вес товара: ~0.7 кг. Указан усредненный вес, который может отличаться от фактического. Не включен в цену, оплачивается при получении.

Этот товар на Таобао Описание товара
Продавец:读者图书专营店
Адрес:Сычуань
Рейтинг:
Всего отзывов:0
Положительных:0
Добавить в корзину
Другие товары этого продавца
¥46.11830руб.
¥129.662 332руб.
¥17.82321руб.
¥47.7858руб.
  • Информация о товаре
  • Фотографии

Теория и практика дизайна ASIC: проверка RTL. Комплексная и дизайн макета

делать  Лю Вэнь
Конечно   цена:45
вне&Ensp; издание&Encp; Общество:Люди после прессы
Дата публикации:01 апреля 2019 г.
Страница &Nbsp; номер:158
Пакет   кадр:Оплата в мягкой обложке
ISBN:9787115507679
Редакционная рекомендация

Ultra -Deep Sub -Micron ERA Интегрированная метод проектирования цепи и инструменты проектирования с помощью модульных экземпляров, чтобы открыть дизайн ASIC на всех этапах дизайна ASIC, чтобы завершить полный дизайн ЦП из накопления многолетней практики учебной программы, развивать интегрированную конструкцию таланты, осознайте истинную реализацию“ китайское ядро”

Оглавление
●Глава 1 Обзор ASIC 1 1.1 &Nbsp; asic concept  2 1.2   метод проектирования ASIC  3 1.3   процесс проектирования ASIC  4 1.3.1   анализ требований к дизайну  4 1.3.2   проектирование и проверка модуля  5 1.3.3   логическая комплексная и проверка  6 1.3.4   дизайн макета  6 1.3.5   Извлечение параметров и анализ статического времени  6 1.3.6   физическая проверка  7 1.4   Инструмент проектирования интегрированной схемы  7 1.4.1   Введение в компанию EDA  7 1.4.2   инструменты, используемые на каждом этапе проектирования  8 1.5   архитектура полной книги   10   2 Verilog HDL Foundation и экспериментальная среда  11 2.1   Verilog HDL Аппаратное описание языка  11 2.1.1   Основы грамматики Verilog HDL  12 2.1.2   дизайн модуля Verilog HDL  24 2.1.3   Метод моделирования программы тестовой программы Verilog HDL  33 2.1.4   навыки написания HDL Verilog  38 2.2 &Nbsp; ASIC Design Tool Enviler  40 2.2.1   Структура композиции Linux  40 2.2.2   Настройки переменной среды  43 2.2.3 &Команды, связанные с NBSP;   45 Глава 3   Центральный процессор  48 3.1 &Обзор процессора NBSP;  48 3.2   Система инструкций процессора  49 3.2.1   Основной формат инструкций  49 3.2.2   Классификация инструкций  50 3.2.3   метод адресации  52 3.2.4   цикл инструкций  54 3.3 &Реализация функции процессора NBSP;  55 3.3.1   память  55 3.3.2 &Программный счетчик NBSP;  55 3.3.3   Регистр инструкций  56 3.3.4   Адрес многоотдача  56 3.3.5   Арифметическая логика единица  57 3.3.6   Cumulator  57 3.3.7   контроллер состояния  58 3.3.8  CPU   59 Глава 4   RISC_CPU RTL Дизайн и симуляция  60 4.1   RISC_CPU Процесс проектирования  60 4.2   RTL Компиляция и Использование инструмента моделирования  60 4.3   rtl level Design and Simulation  62 4.3.1   дизайн селектора  62 4.3.2   Программный дизайн счетчика  64 4.3.3   Дизайн регистрации инструкций  66 4.3.4   дизайн арифметической логики  69 4.3.5   дизайн памяти  72 4.3.6   разница между блокированием назначения и неблокирующего назначения при разработке логики времени  75 4.3.7   дизайн контроллера состояния  77 4.3.8   проектирование и проверка интеграции процессора   81 Глава 5 &Nbsp; цепная схема  86 5.1   логика всеобъемлющей  86 5.1.1   логическое комплексное определение  86 5.1.2   Цифровая модель схемы синхронизации  86 5.1.3   Конструкция схемы привода времени  89 5.1.4   три этапа и всеобъемлющие уровни комплексных  90 5.2   логический комплексный процесс на основе компилятора проектирования  92 5.2.1   логический комплексный процесс  92 5.2.2   установить файл библиотеки  92 5.2.3   Читать в файлы дизайна  94 5.2.4   применить ограничения на проектирование  94 5.2.5   определить атрибуты окружающей среды  97 5.2.6   всеобъемлющий и результат вывода  98 5.2.7   анализ результатов  99 5.2.8   Комплексное моделирование  101 5.3   комплексный эксперимент  102 5.3.1   создать рабочий каталог  102 5.3.2   установите рабочую среду  103 5.3.3   добавить прокладку  104 5.3.4   написание комплексного сценария  105 5.3.5   Комплексное исполнение  106 5.3.6   анализ комплексного результата  106 5.3.7   моделирование схемы дверей -   109 Глава 6   дизайн макета  110 6.1   определение и содержание дизайна макета  110 6.1.1   определение дизайна Farter  110 6.1.2   вход и вывод конструкции макета  110 6.1.3 &Файлы библиотеки NBSP; Используются в дизайне макета  111 6.2   Процесс проектирования макета на основе IC Compiler  113 6.2.1   ICC начинать и закрыть  114 6.2.2   подготовка данных  115 6.2.3   планирование ткани  115 6.2.4   макет  118 6.2.5   Clock Tree Complosed  118 6.2.6   проводка  119 6.2.7   извлечение параметров и пост -симуляция  120 6.2.8   физическая проверка  121 6.3 &эксперимент с дизайном макета NBSP;  121 6.3.1   экспериментальное содержание и цель  121 6.3.2   экспериментальное руководство   121 Приложение I   Verilog Language Element   135 Приложение II &Командные инструкции NBSP; обычно используются на разных этапах   148 Приложение III   Linux обычно используются команды и инструкции   153 Справочная литература  157
Пунктирное содержание

краткое введение

Эта книга в основном вводит метод теории дизайна и практики цифровых цепей интеграции. Благодаря полной проверке RTL -уровня CPU, комплексной конструкции и конструкции макета, системе чтения и всесторонне понимать процесс проектирования ASIC.Основное содержание этой книги включает в себя: обзор метода проектирования ASIC, процесс проектирования и инструменты моделирования дизайна, используемые на каждом этапе; методы Verilog Basic Grammar и программы тестовой программы; экспериментальная конструкция ASIC Design Experation Encount соответствия функциональной реализации; понятия и физическая значимость проектирования и моделирования RTL, синтеза схемы и конструкции макета.Содержание этой книги является информативным, и график полон графики. Он вводит методы проектирования и процессы цифровых интегрированных цепей от мелких до глубоких. Он поддерживается теорией ASIC и основной теорией ЦП.“ эксперимент+проверка&Rdquo; Метод экземпляра объясняет процедуры дизайна ASIC на различных этапах, позволяя читателям быстро начать и заложить прочную основу для будущего дизайна ASIC.Пример дизайна этой книги основан на связанных инструментах EDA Synopsys.Эта книга можно использовать в качестве электронных науки и техники, электронных информационных наук и техники, информатики и техники, общения ...

об авторе

Лю Вэнь

Лю Вэнь преподавал в Школе электронных инженеров, Пекинского университета постов и телекоммуникаций. Основным направлением исследования являются технология высокого уровня позиционирования и услуги местоположения в помещении и на открытом воздухе.Приглашенный один проект Национального плана в области исследований и разработок и 1 проекта «Национальный фонд естественных наук Китая» и председательствует в более чем 1 национальном проекте 863. Конкурс дизайна, чтобы выиграть первый приз предварительного конкурса; опубликовал более 30 академических работ в предварительном журнале и связанных с ними специальностях.