Официальная подлинная конструкция и реализация встроенной системы Xilinx Zynq-7000: метод проектирования на основе двухъядерного процессора и Vivado (второе издание) (второе издание)
Цена: 1 449руб. (¥80.55)
Артикул: 607699202679
Вес товара: ~0.7 кг. Указан усредненный вес, который может отличаться от фактического. Не включен в цену, оплачивается при получении.
Описание товараПродавец:电子工业出版社旗舰店
Адрес:Пекин
Рейтинг:
Всего отзывов:0
Положительных:0
Добавить в корзину
Другие товары этого продавца
¥9162руб.
¥54971руб.
¥46.8842руб.
¥9.36169руб.
| ||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||
Введение
 После недавно пересмотренного контента содержание этой книги увеличилось до 30 глав.После пересмотра основной особенностью этой книги является добавление архитектуры и классификации ARM, использования инструмента Petalinux для построения операционной системы Ubunt и используйте контент приложений для разработки Python Language Development.После пересмотра этой книги.Это также уменьшило порог для читателей, чтобы изучить встроенную систему Arm Cortex-A9, и ввел новый метод для создания операционных систем Ubuntu в SOC Zynq-7000.Кроме того, популярный язык питона вводится в систему встроенной руки, которая дополнительно расширяет метод разработки приложений в системе встроенной руки.
Оглавление
Оглавление
Глава Zynq-7000 SoC. Введение в проектирование 1.
1.1 Основные знания систем на полном программировании Picine 1
1.1.1 Эволюция системы на полной пленке программирования 1
1.1.2 Сравнение SOC и MCU и CPU 3
1.1.3 Фон родов рождения SOC 4
1.1.4 Технические характеристики программирования SOC System 5
1.1.5 Тип процессора в системе в системе 5
1.2 Архитектура и классификация рычага 6
1.2.1 M - Profile 7
1.2.2 R - Profile 9
1.2.3 A - Profile 10
1.3 Функции и структура SoC Zynq-7000 11
1.3.1 Классификация продуктов Zynq-7000 SoC и ресурсы 12
1.3.2 Особенности процессора Zynq-7000 12
1.3.3 Zynq -7000 SOC System Processing System PS Composition 14
1.3.4 Состав программируемой логики Zynq-7000 SoC PL 19
1.3.5 Структура межсоединений внутри Zynq-7000 SoC 20
1.3.6 Контакты питания Zynq-7000 SoC 22
1.3.7 Соединение MIO-EMIO в процессоре Zynq-7000 23
1.3.8 Сигналы, назначенные PL в Zynq-7000 SoC 28
1.4 Zynq -7000 Преимущества SOC во встроенной системе 30
1.4.1 Использование PL для реализации программных алгоритмов 30
1.4.2 Снижение энергопотребления 32
1.4.3 Снижение нагрузки в реальном времени 33
1.4.4 Реконфигурируемые вычисления 34
Глава Спецификация AMBA 35
2.1 Спецификация и разработка AMBA 35
2.1.1 AMBA 1 36
2.1.2 AMBA 2 36
2.1.3 AMBA 3 36
2.1.4 AMBA 4 37
2.1.5 AMBA 5 38
2.2 Спецификация AMBA APB 40
2.2.1 Передача записи AMBA APB 40
2.2.2 Передача чтения AMBA APB 42
2.2.3 Ответ на ошибку AMBA APB 43
2.2.4 Статус работы 44
2.2.5 Сигнал AMBA 3 APB 44
2.3 Спецификация AMBA AHB 45
2.3.1 Структура AMBA AHB 45
2.3.2 AMBA AHB Операция 46
2.3.3 Трансмиссия AMBA AHB, тип 48
2.3.4 Amba Ahb Operation Operation 50
2.3.5 Сигнал управления передачей AMBA AHB 53
2.3.6 Декодирование адреса AMBA AHB 54
2.3.7 Ответ передачи ведомого устройства AMBA AHB 55
2.3.8 Шина данных AMBA AHB 58
2.3.9 Арбитраж передачи AMBA AHB 59
2.3.10 Разделенная коробка передач AMBA AHB 64
2.3.11 Сброс AMBA AHB 67
2.3.12 О разрядности шины данных AHB 67
2.3.13 Интерфейсное устройство AMBA AHB 68
2.4 Спецификация AMBA AXI4 69
2.4.1 Обзор AMBA AXI4 69
2.4.2 Функции AMBA AXI4 70
2.4.3 Структура межсоединения AMBA AXI4 78
2.4.4 Возможности AXI4-Lite 79
2.4.5 AXI4 — Потоковая функция 80
Глава главы Zynq -7000 Система Общественные ресурсы и предложения 83
3,1 часа подсистема 83
3.1.1 Архитектура подсистемы часов 83
3.1.2 CPU Clock Domain 84
3.1.3 Пример программирования часов 86
3.1.4 Структура генерирующей цепи в подсистеме тактовой частоты 87
3.2 sub -system 91
3.2.1 Структура системы и слой 92
3.2.2 Процесс сброса 93
3.2.3 Результаты сброса 94
Глава глава Zynq Отладка и тестовая подсистема 95
4.1 JTAG и DAP подсистема 95
4.1.1 Функция подсистемы JTAG и DAP 97
4.1.2 Subssystem I/O DAP -подсистема DAP.
4.1.3 Модель программирования 99
4.1.4 Контроллер DAP на охрану 101
4.1.5 Блок интерфейса порта отслеживания (TPIU) 102
4.1.6 Контроллер TAP Xilinx 102
4.2 Структура и функция системы Coresight System 103
4.2.1 Обзор структуры CoreSight 103
4.2.2 Функция системы Coresight System 104
Глава Cortex — Процессор A9 и набор команд 107
5.1 Обзор обработки приложений 107
5.1.1 Основные функции 107
5.1.2 Система -Левель Просмотр 108
5.2 Архитектура процессора Cortex-A9 110
5.2.1 Режим процессора 111
5.2.2 Регистрация 113
5.2.3 Конвейерная обработка 118
5.2.4 Прогнозирование ветвления 118
5.2.5 Согласование инструкций и данных 119
5.2.6 Трассировка и отладка 121
5.3 Набор команд процессора Cortex-A9 122
5.3.1 Основы набора команд 122
5.3.2 Операция обработки данных 125
5.3.3 Инструкции памяти 130
5.3.4 Филиалы 131
5.3.5 Насыщающая арифметика 133
5.3.6 Прочие инструкции 134
Глава глава Cortex -A9 Структура и функция системы памяти 138
6.1 L1 High -Speed Cache 138
6.1.1 Высокий кеш -фон 138
6.1.2 Преимущества и проблемы с высоким уровнем кеша 139
6.1.3 Иерархия памяти 140
6.1.4 Структура кеша высокой скорости 140
6.1.5 Стратегия кэширования 145
6.1.6 Запись и выборка буферов 147
6.1.7 Производительность кэша и скорость попадания 147
6.1.8 Инвалидность и четкий кеш 147
6.1.9 Точки согласованности и единства 149
6.1.10 Zynq -7000 Cortex -a9 L1 Высокий кеш -скорость 151
6.2 Порядок памяти 153
6.2.1 Обычное, оборудование и сильная последовательная модель памяти 154
6.2.2 Атрибуты памяти 155
6.2.3 Барьеры памяти 155
6.3 Блок управления памятью 159
6.3.1 Описание функций MMU 160
6.3.2 Виртуальная память 161
6.3.3 Таблицы преобразования 162
6.3.4 Описание полей ввода таблицы страниц 165
6.3.5 Состав TLB 167
6.3.6 Порядок доступа к памяти 169
6.4 Блок управления прослушиванием 170
6.4.1 Фильтрация адресов 171
6.4.2 Порт основного устройства SCU 171
6,5 L2 высокий кеш -скорость 171
6.5.1 Взаимное исключение L2 -L1 Конфигурация кэша высокой скорости 173
6.5.2 Стратегия замены кеша с высокой скоростью 174
6.5.3 High -Speed Cache Lock 174
6.5.4 Включите/запрещает L2 высокий контроллер кэша 176
6.5.5 Управление задержкой доступа к ОЗУ 176
6.5.6.
6.5.7 Оптимизация между контроллерами Cortex-A9 и L2 177
6.5.8.
6.5.9 Модель программирования 179
6.6 Drive Memory 180
6.6.1 Обзор памяти 180
6.6.2 напитки на дозах 181
6.7 Аспиратный распределение системы 186
6.7.1 Сопоставление адресов 186
6.7.2 Основное оборудование системной шины 188
6.7.3 Периферийные устройства ввода-вывода 188
6.7.4 Память SMC 188
6.7.5 Регистр SLCR 188
6.7.6 Разные регистры PS 189
6.7.7 CPU Private Register 189
Глава Базовый процесс проектирования SoC Zynq-7000 Vivado 190
7.1 Создать новый проект 190
7.2 Используйте интегрированный процессор IP для создания системы процессора 192
7.3 Создание HDL верхнего уровня и экспорт проекта в SDK 197
7.4 Создание программы тестирования приложения 199
7.5 Проверка проекта 202
7.5.1 Подготовка аппаратной платформы перед проверкой 202
7.5.2 Проведение проверки проекта 203
7.6 Использование инструментов отладки SDK 205
7.6.1 Открыть предыдущий дизайн-проект 205
7.6.2 Импорт проекта в SDK 205
7.6.3 Установите новый проект тестирования памяти 205
7.6.4 Запуск проекта тестирования памяти 206
7.6.5 Отладка проекта тестирования памяти 207
7.7 Инструмент анализа производительности SDK 209
Глава Arm GPIO Принципы и реализация управления 213
8.1 Принцип модуля GPIO 213
8.1.1 Интерфейс и функции GPIO 214
8.1.2 Процесс программирования GPIO 217
8.1.3 Интерфейс ввода-вывода 218
8.1.4 Описание некоторых регистров 218
8.1.5 Описание функции низкоуровневого чтения/записи 220
8.1.6 Описание функций API GPIO 220
8.2 Реализация MIO чтения/письменного контроля в Vivado Environment 221
8.2.1 Написание прикладных программ GPIO путем вызова базовых функций чтения/записи 221
8.2.2 Вызов функции API для записи прикладной программы управления GPIO 224
8.3 Реализация Emio Reading/Control Control в Vivado Environment 226
8.3.1 Написание приложений GPIO путем вызова базовых функций чтения/записи 227
8.3.2 Вызов функции API для записи прикладной программы управления GPIO 232
Глава Cortex – A9 Принципы и реализация аномалий и прерываний 236
9.1 Принцип исключения 236
9.1.1 Типы исключений 237
9.1.2 Обработка исключений 241
9.1.3 Другие обработчики исключений 242
9.1.4 Порядок выполнения программы исключений Linux 243
9.2 Принцип прерывания 244
9.2.1 Запрос на нарушение нарушения 244
9.2.2 Среда прерываний в процессоре Zynq-7000 247
9.2.3 Функциональность контроллера прерываний 248
9.3 Реализация системы прерываний в рамках среды Vivado 252
9.3.1 Процесс инициализации прерываний и исключений процессора Cortex-A9 252
9.3.2 Процесс инициализации контроллера Cortex-A9 GPIO 252
9.3.3 Экспорт проекта оборудования в SDK 253
9.3.4 Создайте новую инженерию приложений 253
9.3.5 Запуск проекта приложения 256
Глава Cortex — принцип и реализация таймера A9 257
10.1 Архитектура системы таймера 257
10.1.1 Частный таймер процессора и смотреть таймер собаки 257
10.1.2 Глобальный таймер/счетчик 258
10.1.3 Система -Level Watchdog Timer 259
10.1.4 Тройной таймер/счетчик 261
10.1.5 Сигналы ввода-вывода 264
10.2 Контроль таймера в среде Вивадо реализован 264
10.2.1 Открыть предыдущий дизайн-проект 265
10.2.2 Создание проекта программного обеспечения SDK 265
10.2.3 Запуск проекта программного приложения 267
Глава Cortex-A9 DMA-контроллер Принцип и реализация 268
11.1 Архитектура контроллера DMA 268
11.2 Функции контроллера DMA 271
11.2.1 Рекомендации по торговле AXI 272
11.2.2 Менеджер DMA 273
11.2.3 Многоканальные данные FIFO (MFIFO) 274
11.2.4 Память—транзакции с памятью 274
11.2.5 Периферийные AXI-транзакции PL 274
11.2.6 PL Периферийный интерфейс запроса 275
11.2.7 Управление длиной периферийных устройств PL 276
11.2.8 Управление длиной DMAC 277
11.2.9 События и прерывания 278
11.2.10 Аномальное завершение 278
11.2.11 Security 280
11.2.12 Опции конфигурации IP 282
11.3 Руководство по программированию контроллера DMA 282
11.3.1 Запуск контроллера 282
11.3.2 Выполнение передачи DMA 282
11.3.3 Процедура обслуживания прерываний 282
11.3.4 Описание регистра 283
11.4 Руководство по программированию механизма DMA 284
11.4.1 Записать программирование микро -кодов для CCRX 284 для транзакций AXI
11.4.2 Передача данных из памяти в память 284
11.4.3 Управление длиной передачи периферийного DMA PL 287
11.4.4 Используйте событие для перезапуска канала DMA 289
11.4.5 Прерывание процессора 289
11.4.6. Справочник по набору команд 290.
11.5 Ограничения программирования 291
11.6 Конфигурация сброса контроллера 292 Системной функции 292
11.7 Интерфейс ввода-вывода 293
11.7.1 Главный интерфейс AXI 293
11.7.2 Интерфейс периферического запроса 293
11.8 Реализация передачи DMA в окружающей среде Vivado 294
11.8.1 Процесс инициализации контроллера DMA 295
11.8.2 Процесс инициализации контроллера прерываний 295
11.8.3 Поток обработки дескриптора службы прерывания 296
11.8.4 Экспорт проекта оборудования в SDK 296
11.8.5 Создайте новую инженерию приложений 297
11.8.6 Запуск проектов программных приложений 303
Глава глава Cortex -a9 A9 Расширение безопасности 305
12.1 Аппаратная архитектура TrustZone 305
12.1.1. Расширение безопасности многократной системы 307
12.1.2 Взаимодействие обычного мира и безопасного мира 307
12.2 Zynq -trustzone 308 в 7000 APU
12.2.1 Безопасной переход процессора 309
12.2.2 Управление доступом к регистру CP15 310
12.2.3 MMU Security 310
12.2.4 L1 Safety 311
12.2.5 Аномальный контроль безопасности 311
12.2.6 CPU Debug Trustzone Control 311
12.2.7 Управление доступом к регистру SCU 312
12.2.8 Поддержка TrustZone в кэше L2 312
Глава Cortex — Принцип и реализация A9 NEON 313
13.1 SIMD 313
13.2 НЕОН архитектура 315
13.2.1 Общность с VFP 315
13.2.2 Типы данных 316
13.2.3 НЕОН-регистры 316
13.2.4 Набор команд NEON 318
13.3 Компилятор и ассемблер NEON C 319
13.3.1 Векторизация 319
13.3.2 Обнаружение НЕОН 319
13.4 Библиотека оптимизации NEON 320
13.5 Возможности оптимизации, предоставляемые инструментами SDK 321
13.6 Использование встроенных функций NEON 324
13.6.1 Типы данных NEON 325
13.6.2 Внутренние характеристики NEON 325
13.7 Оптимизировать неоновый код сборки 327
13.8 Повышение эффективности доступа к памяти 328
13.9 Автоматическая реализация векторизации 329
13.9.1 Экспорт проекта оборудования в SDK 329
13.9.2 Создать новую инженерную приложений 330
13.9.3 Запуск проекта программного приложения 331
13.10 Реализация кода неоновой сборки 331
13.10.1 Экспорт проекта оборудования в SDK 331
13.10.2 Создать новое приложение Engineering 332
13.10.3 Запуск проекта программного приложения 333
Глава глава коры -A9 Структура и функция периферического модуля 334
14.1 Контроллер памяти DDR 334
14.1.1 Интерфейс и функция контроллера памяти DDR 335
14.1.2 Интерфейс памяти AXI 337
14.1.3 DDR ядерный и сделок с транзакциями 338
14.1.4 Арбитраж DDRC 338
14.1.5 Контроллер памяти DDR PHY 340
14.1.6 Инициализация и калибровка DDR 340
14.1.7 Коды исправления ошибок 341
14.2 Контроллер статической памяти 342
14.2.1 Интерфейс и функции контроллера статической памяти 343
14.2.2 Контроллер статической памяти и соединения сигналов памяти 344
14.3 Quad-SPI флэш-контроллер 345
14.3.1 Функция Quad-SPI флэш-контроллера 347
14.3.2 Частота обратной связи четырехканального контроллера SPI Flash 349
14.3.3 Интерфейс Quad-SPI флэш-контроллера 349
14.4 Контроллер периферийных устройств SD/SDIO 351
14.4.1 Функции контроллера SD/SDIO 352
14.4.2 Протокол передачи контроллера SD/SDIO 353
14.4.3 Подключение сигнала порта контроллера SD/SDIO 356
14.5 USB-хост, устройство и контроллер OTG 356
14.5.1 Интерфейс и функции USB-контроллера 358
14.5.2 USB -хост -режим 361
14.5.3 Режим работы устройства USB 363
14.5.4 USB OTG -режим 365
Контроллер 14,6-гигабитного Ethernet 365
14.6.1 Интерфейс и функции контроллера Gigabit Ethernet 367
14.6.2 Руководство по программированию интерфейса контроллера Gigabit Ethernet 368
14.6.3 Сигнальные соединения интерфейса контроллера Gigabit Ethernet 372
14.7 Контроллер SPI 373
14.7.1 Интерфейс и функции контроллера SPI 374
14.7.2 Правила настройки часов SPI-контроллера 376
14.8 CAN-контроллер 376
14.8.1 Интерфейс и функции контроллера CAN 377
14.8.2 Режим работы контроллера 379
14.8.3 Сохранение сообщения контроллера CAN 380
14.8.4 Фильтр приема контроллера CAN 381
14.8.5 Программирование контроллера CAN модели 382
14.9 Контроллер UART 383
14.10 Контроллер I2C 387
14.10.1 Логика управления скоростью I2C 388
14.10.2 Функции и режимы работы I2C-контроллера 388
14.11 Интерфейс преобразователя XADC 390
14.11.1 Интерфейс и функции преобразователя XADC 391
14.11.2 Формат команды XADC 392
14.11.3 Аварийный сигнал датчика электропитания 392
14.12 Интерфейс PCI-E 393
Глава Ресурсы программируемой логики в Zynq-7000 395
15.1 Обзор ресурсов программируемой логики 395
15.2 Функции программируемых логических ресурсов 396
15.2.1 CLB, срезы и LUT 396
15.2.2 Управление часами 396
15.2.3 Блок ОЗУ 398
15.2.4 Обработка цифровых сигналов -dsp срез 398
15.2.5 Ввод/вывод 399
15.2.6 Последовательный трансивер малой мощности 400
15.2.7 модуль PCI -E 401
15.2.8 XADC (аналого -дигитальный преобразователь) 402
15.2.9 Конфигурация 402
Глава Межсоединяющая ткань в Zynq-7000 404
16.1 СИСТЕМА МЕЖДАННАЯ АРХИТЕКТУРА 404
16.1.1 Подключите модуль и функцию 404
16.1.2 Путь данных 406
16.1.3 Тактовые домены 407
16.1.4 Возможности подключения 408
16.1.5 AXI ID 409
16.1.6 Обзор регистров 409
16.2 Качество обслуживания 410
16.2.1 Базовый арбитраж 410
16.2.2 Advanced QoS 410
16.2.3 Арбитраж портов DDR 411
16.3 Интерфейс AXI_HP 411
16.3.1 Структура и характеристики интерфейса AXI_HP 411
16.3.2 Ширина данных интерфейса 415
16.3.3 Типы транзакций 416
16.3.4 Команда Альтернативна и сортировка 416
16.3.5 Обзор оптимизации производительности 416
16.4 Интерфейс AXI_ACP 417
16.5 Интерфейс AXI_GP 418
16.6 Обзор сигналов AXI 418
16.7 Выбор интерфейса PL 422
16.7.1 Cortex с использованием универсального главного порта — A9 423
16.7.2 PS контроллер DMA (DMAC) 423 через общее основное оборудование
16.7.3 PL DMA 426 через интерфейс с высокой эффективностью
16.7.4 PL DMA через AXI ACP 426
16.7.5 PL DMA 426 от (GP) от GP)
Глава глава Zynq -7000 SOC Campazition Simple Axi -Lite IP 429
17.1 Принципы проектирования 429
17.2 Пользовательский AXI — Lite IP 429
17.2.1 Создание пользовательского IP -шаблона 429
17.2.2 Модифицируйте настроенный шаблон дизайна IP 432
17.2.3 Инкапсуляция периферийных устройств с помощью IP-оболочек 436
17.3 Открытие и добавление ИП в дизайн 440
17.3.1 Откройте проект и измените настройки 440
17.3.2 Добавление пользовательского IP в проект 442
17.3.3 Добавление файла ограничений XDC 445
17.4 Экспорт оборудования в SDK 446
17.5 Создание и проверка проектов приложений программного обеспечения 446
17.5.1 Создание проекта приложения 447
17.5.2 Загрузить аппаратное обеспечение, чем специальные файлы потока в FPGA 449
17.5.3 Запуск проекта приложения 450
Глава Пользовательский комплекс AXI Lite IP в Zynq-7000 SoC 451
18.1 Принципы проектирования 451
18.1.1 Принцип дизайна VGA IP Core 451
18.1.2 Принцип проектирования регистра перемещения IP Core 453
18.2 Индивидуальный VGA IP Core 454
18.2.1 Создать настроенный шаблон IP VGA 454
18.2.2 Модифицируйте настроенный шаблон IP VGA 455
18.2.3 Инкапсуляция IP-адреса VGA с помощью оболочки IP 459
18.3 Индивидуальный регистр смещения IP Core 460
18.3.1 Создать настраиваемый шаблон IP -переключения 460
18.3.2 Измените шаблон IP настраиваемого переключения 462
18.3.3 Инкапсуляция IP-адреса SHIFTER с использованием IP-оболочки 463
18.4 Открытие и добавление ИП в дизайн 464
18.4.1 Откройте проект и измените настройки 464
18.4.2 Добавление пользовательского IP в проект 466
18.4.3 Добавление файла ограничений XDC 470
18.5 Экспорт оборудования в SDK 471
18.6 Создание и проверка проектов программного обеспечения 472
18.6.1 Создание проекта приложения 472
18.6.2 Скачать аппаратное обеспечение, чем специальные файлы потока в FPGA 476
18.6.3 Запуск проекта приложения 477
Глава Zynq — 7000 AXI Принцип передачи данных HP и реализация 478
19.1 Принципы проектирования 478
19.2 Создайте аппаратную систему 479
19.2.1 Откройте проект и измените настройки 479
19.2.2 Добавить и подключиться к Axi DMA IP Core 480
19.2.3 Добавить и подключиться к IP Core FIFO 482
19.2.4 Подключение прерывания DMA к PS 485
19.2.5 Проверка и построение проекта 487
19.3 Создание и проверка проектов программного обеспечения 487
19.3.1 Экспорт оборудования в SDK 488
19.3.2 Создание проекта программного приложения 488
19.3.3 Скачать оборудование, чем специальные потоковые файлы на FPGA 497
19.3.4 Запуск проекта приложения 497
Глава Zynq — Принцип и реализация передачи данных 7000 ACP 499
20.1 Принципы проектирования 499
20.2 Открыть предыдущий дизайн-проект 499
20.3 Настройка PS-порта 499
20.4 Добавление и подключение ИП к дизайну 500
20.4.1 Добавление IP в Design 501
20.4.2 Системное соединение 501
20.4.3 Распределение адресного пространства 502
20.5 Проектирование и реализация разработки приложений с использованием SDK 504
20.5.1 Создание нового проекта программного приложения 504
20.5.2 Приложение импорта 504
20.5.3 Скачать аппаратное обеспечение, чем специальные потоковые файлы на FPGA 507
20.5.4 Запуск проекта приложения 508
Глава Zynq-7000. Принцип и реализация совместной отладки программного и аппаратного обеспечения 509.
21.1 Целью проектирования 509
21.2 ILA ядерный принцип 510
21.2.1 Логика триггерного входа ILA 510
21.2.2 Использование нескольких триггерных портов 510
21.2.3 Используйте ограничения триггера и хранения 510
21.2.4 Выходная логика триггера ILA 512
21.2.5 Логика сбора данных ILA 512
21.2.6 Логика управления и состояния ILA 513
21.3 Vio Core Principle 513
21.4 Строительская коллаборативная отладка аппаратная система 514
21.4.1 Открыть предыдущий дизайн-проект 514
21.4.2 Добавление пользовательского IP 514
21.4.3 добавить ILA и Vio Core 515
21.4.4 TAG и TEST TEST NETWER 516
21.5 Генерация программного обеспечения 518
21.6 Совместная отладка S/H 520
Глава Zynq-7000 SoC, принцип запуска, настройки и реализация 527
22.1 Процесс загрузки SoC Zynq-7000 527
22.2 Требования к загрузке SoC Zynq-7000 527
22.2.1 Требования к питанию 528
22.2.2 Требования к часам 528
22.2.3 Запрос сброса 528
22.2.4 Выводы режима 528
22.3 BootROM 530 в SoC Zynq-7000
22.3.1 Возможности BootROM 530
22.3.2 Заголовок BootROM 531
22.3.3 Запуск устройства 535
22.3.4 Мультизагрузка BootROM и поиск загрузочного раздела 538
22.3.5 Статус отладки 539
22.3.6 Статус после загрузки ПЗУ 540
22.4 Интерфейс конфигурации устройства Zynq-7000 SoC 543
22.4.1 Описание функций 544
22.4.2 Процесс настройки устройства 545
22.4.3 Настройка PL 549
22.4.4 Обзор регистров 550
22.5 Сгенерировать зеркальный файл SD -карты и запуск 551
22.5.1 SD-карта и дизайн интерфейса XC7Z020 551
22.5.2 Открыть предыдущий дизайн-проект 552
22.5.3.
22.5.4 Создать SD Card Startup Mirror 553
22.5.5 Запуск с SD -карты на загрузку System 555
22.6 Сгенерировать флэш -зеркало QSPI и старт 556
22.6.1 Флэш-интерфейс QSPI 556
22.6.2 Создание QSPI Flash Mirror 557
22.6.3 Запустите систему руководства 558 от QSPI Flash
22.7 Cortex -a9 Двойная конфигурация системы и операция 558
22.7.1 Строительная двойная аппаратная система Engineering 558
22.7.2 Add и Interconnect IP Core 559
22.7.3 Экспорт проекта оборудования в SDK 561
22.7.4 ПАТКА ПАКЕТА ПАКЕТА ПАКЕТ 561
22.7.5 Создание проекта приложения FSBL 562
22.7.6 Установите CPU0.
22.7.7 Пакет поддержки 566 CPU1.
22.7.8 Установите CPU1 применение инженерии 566
22.7.9 Создание зеркального файла SD -карты 570
22.7.10 Двойная работа и тест системы 571
22.7.11 Отладка двойной системы 571
Глава Принцип XADC и реализация в SoC Zynq-7000 574
23.1 Структура интерфейса преобразователя АЦП 574
23.2 Функция преобразователя АЦП 575
23.2.1 Формат команды XADC 576
23.2.3 Сигнализация датчика мощности 576
23.3 IP ядерная структура IP и сигнал 577
23.4 Интерфейс XADC на платформе разработки 578
23.5 Построить гибридную систему цифровой модели в Zynq -7000 SOC 579
23.5.1 Открыть предыдущий дизайн-проект 579
23.5.2 Настройка порта PS 579
23.5.3 Добавление и подключение XADC IP к конструкции 580
23.5.4 Просмотр адресного пространства 582
23.5.5 Добавление файла пользовательских ограничений 583
23.5.6 Обработка проекта 583
23.6 Использование SDK для проектирования и реализации приложений 584
23.6.1 Сгенерировать новую инженерную инженерию 584
23.6.2 Импорт приложения 585
23.6.3 Скачать оборудование, чем специальные потоковые файлы на FPGA 591
23.6.4 Запуск проекта приложения 591
Глава Создание среды разработки Linux 592
24.1 Создание среды виртуальной машины 592
24.2 Установка и запуск Ubuntu 14.04 Клиентская операционная система 595
24.2.1 Добавить два диска 595
24.2.2 SET CD/DVD (SATA) 596
24.2.3 Установить Ubuntu 14.04 597
24.2.4 Изменить Ubuntu 14.04 Оборудование для стартапов операционной системы 600
24.2.5 Start Ubuntu 14.04 Операционная система 600
24.2.6 Добавление ресурса 600 ссылки поиска
24.3 Установите FTP Tool 601
24.3.1 Установка LEAPFTP 601 в операционной системе Windows
24.3.2 Установка операционной системы Ubuntu FTP. Установка 602
24.4 Установка и запуск SSH и GIT Components 603
24.4.1 Установка и стартап SSH Component 603
24.4.2 Установка и начальная компонент GIT 604
24.5 Установка среды Cross Compiler 604
24.5.1 Установить 32 -бит -пакет инструментов для поддержки 604
24.5.2 Установка и настройка SDK 2015.4 Инструмент 605
24.6 Инструмент интегрированной разработки QT QT QT QT
24.6.1 Функция интегрированного инструмента разработки Qt 606
24.6.2 Сборка среды Qt 607 на платформе ПК
24.6.3 Сборка среды Qt для платформы Arm 613
Глава Создание аппаратной операционной среды Ubuntu в Zynq-7000 SoC 622
25.1 Создание нового проектного проекта 622
25.2 Добавить IP Core Path 623
25.3 Создайте аппаратную систему 623
25.3.1 Добавление и настройка ZYNQ7 IP 624
25.3.2 Добавить и настроить IP -ядро VDMA 625
25.3.3 Добавить и настраивать контроллер дисплея Axi IP Core 626
25.3.4 Добавить и настроить HDMI -передатчик IP Core 627
25.3.5 Добавить и настроить VGA IP Core 627
25.3.6 Подключите пользовательский пользовательский IP Core 627
25.3.7 Добавить и настроить систему процессора сбросить IP Core 630
25.3.8 Оставшаяся часть системы соединения 630
25.4 Добавление файла ограничений проекта 632
25.5 Экспорт файла оборудования 633
Глава Создание операционной среды программного обеспечения Ubuntu на процессоре Zynq-7000 635
26.1 Принцип u-boot и реализация 635
26.1.1 Скачать u -boot Исходный код 635
26.1.2 Структура файла u-boot 636
26.1.3 Режим работы u-boot 637
26.1.4 Процесс запуска u-boot 637
26.1.5 Компилируем u-boot 650
26.1.6 Структура файла сценария компоновщика 652
26.2 Структура и компиляция ядра 654
26.2.1 Структура ядра 654
26.2.2 Скачать исходный код Linux ядра 655
26.2.3 Версия ядра 655
26.2.4 Конфигурация системы ядра 655
26.2.5 Процесс запуска загрузчика 658
26.2.6 Процесс запуска ядра Linux 660
26.2.7 Compile ядра 662
26.3 Принцип и реализация дерева устройств 662
26.3.1 Обзор дерева устройств 662
26.3.2 Формат данных дерева устройств 663
26.3.3 Составление дерева устройств 664
26.4 Принципы файловой системы и загрузка 664
26.5 Сгенерировать образ Ubuntu Startup Image 665
26.5.1 Создать файл FSBL 666
26.5.2 Создание файла запуска BOOT.bin 666
26.5.3 Сделать SD-карту 668
26.5.4 копируем файл BOOT.bin 670
26.5.5 Скопируйте файл скомпилированной ядра 670
26.5.6 Копирование скомпилированного файла дерева устройств 671
26.5.7 Скопировать файловую систему 671
26.6 Start Ubuntu Operating System 672
Глава 1 Разработка простого драйвера устройства символов в среде Linux 674
27.1 Необходимость водителя 674
27.2 Тип файла устройства 675 в рамках операционной системы Linux
27.3 Процесс разработки под Linux 676
27.4 Структура драйвера 676
27.4.1 Модуль функции загрузки и удаления 676
27.4.2 Важная структура и функция данных в устройстве символов 677
27.5 Написание make-файлов 683
27.6 Компиляция драйвера 684
27.7. Написание тестовых программ 685
27.8 Запуск тестовой программы 686
Глава 1 Разработка драйвера механизма прерывания в среде Linux 688
28.1 Принципы проектирования 688
28.2 Код драйвера, содержащий обработку прерываний 688
28.2.1 Заголовочные файлы драйвера 688
28.2.2 Функции погрузки и разгрузки водителя 689
28.2.3 инициализация file_operations 691
28.3 Написание make-файлов 691
28.4 Компиляция драйвера 692
28.5 Тестирование драйверов 693
Глава глава 694
29.1 Общая архитектура и функция системы 694
29.2 OV5640 Performance 695
29.2.1 Аппаратное обеспечение модуля захвата камеры 696
29.2.2 Спецификация интерфейса SCCB 696
29.2.3 Напишите операцию регистра модуля камеры 697
29.2.4 Чтение операции регистра модуля камеры 698
29.2.5 Процесс инициализации камеры 700
29.3 Vivado HLS реализует алгоритм фильтра Лапласа 701
29.3.1 Производительность и преимущества инструмента Vivado HLS 701
29.3.2 Сопоставление алгоритма Лапласа и HDL 703
29.4 Общая конструкция системы обработки изображений 706
29.5 Программное обеспечение системы обработки изображений 708
29.5.1 Строительство настольной системы Ubuntu 708
29.5.2 Разработка программы обработки изображений Qt 708
29.6 Тест системы обработки изображений 710
Глава главы Zynq-7000 SOC Construction and Realing Python. 712
30.1 Аппаратная среда, необходимая для проектирования 712
30.2 Сборка среды разработки PetaLinux 712
30.2.1 Обзор среды разработки PetaLinx 712
30.2.2 Установить 32 -библиотеку 714
30.2.3 Установите и протестируйте TFTP Server 714
30.2.4 Скачать и установить Petalinux 715
30.3 Создайте встроенное системное оборудование 717
30.3.1 Скачать и установить Vivado 2018.2 Интегрированная среда разработки 717
30.3.2 Добавить файл пакета поддержки уровня платы 717
30.3.3 Создайте новый проект Vivado 717
30.3.4 Создайте аппаратную систему 718
30.4. Создание встроенной среды разработки Python 721
30.5. Создание среды разработки Python на стороне ПК 723
30.6 Разработка сервера и клиента Python 724
30.6.1 Разработка Python на стороне сервера 725
30.6.2 Разработка клиентского Python 726
30.7 Проверка проекта 728
30.7.1 Начальный сервер Программа 728
30.7.2 Запуск клиентской программы 729
об авторе
Хорошо известные встроенные технологии и эксперты по технологиям EDA уже давно занимаются обучением и научными исследованиями в области автоматизации электронных дизайнов, и планировали поддерживать тесное сотрудничество со многими известными производителями полупроводников и производителями инструментов EDA в мире.В настоящее время было опубликовано почти 60 работ в Embedded и EDA.Типичные шедевры включают в себя «xilinx fpga design ** guide», «Altium Designer13.0 Дизайн схемы, моделирование и проверка ** Руководство», «Цифровой дизайн Xilinx FPGA: двойное описание от Gate -Level до поведения», «Xilinx FPGA Digital Digital Digital Signam Обработка ** Руководство: Описание от HDL, модели к C »,« Принципы и приложения для отдельной машины »,« Моделирование, конструкция, конструкция, проверка и реализация ремесла ** Altium Designer15.0 Дизайн программы дизайна »,« Руководство по разработке IoT IoT Cypress: проектирование и реализация от датчиков, беспроводной доступ к облакам », а также« Анализ и реализация Руководства по проектированию электрической системы в полуболе (основные статьи)
Рекомендуемая рекомендация
Эта книга может быть использована в качестве встроенной разработки процессора коры ARM -A9, встроенной разработки Xilinx Zynq -7000 SOC, а также использования языка Python для разработки учебника встроенного приложения и инженерного справочника в системе ARM Embedded.