[Подлинная бесплатная доставка] Руководство по авторитетному дизайну Intel FPGA
Вес товара: ~0.7 кг. Указан усредненный вес, который может отличаться от фактического. Не включен в цену, оплачивается при получении.
Описание товара
......
Каталог
Глава глава Intel Cyclone 10 GX FPGA Структура Подробное объяснение 1
1.1 Логический массив и адаптивный логический блок 1
1.1.1 Структура и функция Alm 1
1.1.2 LUT Working Mode 2
1.1.3 зарегистрировать и блокировать 12
1.1.4 Architecture Lab's Interconnection Architecture 21
1.1.5 Распределенная память 22
1.2 Блок хранения 32
1.2.1 Руководство по проектированию встроенного блока хранения 32
1.2.2 Режим упаковки блока памяти 34
1.2.3 Адресные часы включены 35
1.2.4 Удаление блока хранения асинхронного зазора 35
1.2.5 Код исправления ошибок хранения 35
1.2.6 Используйте M20K для реализации RAM 36
1.3 сеть часов и кольцо для блокировки фазы 40
1.3.1 Тип сети часов 40
1.3.2 Функция ресурса часов 43
1.3.3 иерархическая структура часов 45
1.3.4 Блок управления часами 47
1.3.5 Управление энергопотреблением часов 50
1.3.6 Фазовое кольцо 52
1.4 Блок ввода/вывода 58
1.4.1 Расположение группы ввода/вывода 59
1.4.2 Стандарт электрического ввода/вывода 60
1.4.3 Архитектура и характеристики ввода/вывода 62
1.4.4 Программируемая функция IOE 65
1.4.5 Верхний конец фильма 67
1.4.6 Serdes и DPA 67
1,5 Блок DSP 70
1.5.1 Функция блока DSP 71
1.5.2 Block Resources DSP 71
1.5.3 DSP Блок Архитектура 72
1.5.4 DSP Block Application 72
1.6 Внешний интерфейс памяти 78
1.6.1 Функция интерфейса внешней памяти 79
1.6.2 Внешнее интерфейс памяти ввода/вывод 80
1.6.3 Интерфейс памяти, поддерживаемый упаковкой устройства 80
1.6.4 Архитектура интерфейса внешней памяти 82
1.7 Технология конфигурации 87
1.7.1 как конфигурация 89
1.7.2 PS Configuration 94
1.7.3 Конфигурация FPP 97
1.7.4 Конфигурация JTAG 106
1.7.5 Процесс конфигурации 108
1.8 Управление энергетикой 110
1.8.1 Потребляемая мощность 110
1.8.2 Программируемая технология электроснабжения 110
1.8.3 Датчик мощности 111
1.8.4 Датчик напряжения 111
1,8,5 Датчик температуры диод 112
1.8.6. Требования к заказам электроэнергии/мощности 112
Глава Quartus Prime Pro Процесс проектирования HDL 113
2.1 Скачать, установка и авторизация Quartus Prime Pro и компонентов 113
2.1.1 Скачать Quartus Prime Pro и компоненты 113
2.1.2 Установить Quartus Prime Pro и компоненты 117
2.1.3 Уполномоченное Quartus Prime Pro и компоненты 118
2.2 Функция Quartus Prime Pro и оснащена 121
2.3 Процесс проектирования Quartus Prime Pro 122
2.3.1 Структура процесса лечения 122
2.3.2 Концепция инкрементной оптимизации 125
2.3.3 Процесс проектирования Ultra -Sensing 125
2.4 Установите новый проектный проект 128
2.5 Добавить новый файл дизайна 134
2.6 Анализ дизайна и комплексное лечение 137
2.6.1 Анализ и комплексная концепция 137
2.6.2 Анализ и комплексные варианты атрибутов 140
2.6.3 Анализ и комплексная реализация 147
2.6.4 Просмотреть анализ и комплексные результаты 149
2.7 Моделирование уровня поведения проекта 155
2.7.1 Используйте Verilog HDL для генерации моделирования тестового вектора 155
2.7.2 Моделирование тестовых векторов с файлами формы волны 161
2.8 Ограничение проектирования 165
2.8.1 Методы, указанные в GUI 165
2.8.2 Как использовать дизайн ограничения сценария TCL 166
2.8.3 Добавить ограничения в редактор назначения 172
2.8.4 Добавьте ограничения в PIN -Planner 174
2.8.5 Анализ распределения ввода/вывода 178
2.8.6 Добавить простые временные ограничения 180
2.9 Адаптация проектирования 184
2.9.1 Вариант настройки адаптера 184
2.9.2 Внедрение адаптации 189
2.9.3 Просмотреть результаты после адаптации 190
2.10 Просмотреть результаты анализа времени 196
2.10.1 Основная концепция анализа времени 196
2.10.2 График и анализ часов 197
2.10.3 Анализ создания часов 200
2.10.4.
2.10.5 восстановить и удалить анализ 202
2.10.6 Анализ нескольких циклов 203
2.10.7 Азиатский стабильный анализ 206
2.10.8 ВРЕМЯ -ПЕССЕСИМИСТИЧЕСКИЙ 207
2.10.9 часы в качестве анализа данных 208
2.10.10 Multi -Hall Timing Analysis 209
2.10.11 Реализация сроков 210
2.11 Принцип анализа энергетики и реализация 217
2.11.1 Анализатор энергопотребления 218
2.11.2 Настройки анализатора энергопотребления 220
2.11.3.
2.11.4 Анализ мощности выполнения 223
2.12 Сгенерировать файл программирования 226
2.12.1 Параметры настройки параметров сборки 226
2.12.2 Программируемый тип файла 232
2.12.3 Запустите инструмент сборки 232
2.12.4 Сгенерировать пропускной способ 233
2.13 Скачать дизайн 239
2.13.1 Скачать дизайн в FPGA 239
2.13.2 Программирование последовательной флэш -памяти 241
Глава Quartus Prime Pro Процесс проектирования 243
3.1 Block -Based Design Введение 243
3.1.1 Условия, связанные с дизайном блока 243
3.1.2.
3.1.3 Блок -на основе инкрементной компиляции Введение 246
3.2 Метод проектирования Введение 247
3.2.1 Метод проектирования Введение в верхней части верхних 247
3.2.2 Метод проектирования в нижней части нижней части 247
3.2.3 Методология проектирования на основе команды Введение 248
3.3 Дизайн подразделение 249
3.3.1 Планируйте Внешний IP, часы и ПЛЛ Планирование 250
3.3.2 Руководство по проектированию 251
3.3.3 Снимок зоны резерва и повторного использования 251
3.3.4 Создание Дизайнерского подразделения 252
3.4 Процесс повторного использования проекта 255
3.4.1 Повторно используйте основной раздел 256
3.4.2 Повторно используйте корневое подразделение 263
3.4.3 Зарезервировать основную сущность и переоборудовать 269
3.5 Увеличьте процесс проектирования блоков 270
3.5.1 Время постепенной конвергенции 270
3.5.2. Абстракция и реализация проектирования 272
3.5.3 Часы в пустом перегородке сохраняются 273
3.6 Комбинация повторного использования дизайна и компиляции на основе блока 273
3.7 Установите дизайн на основе команды 274
3.7.1 Создайте проект 274 высшего уровня для дизайна команды
3.7.2 Подготовьте проектный раздел для инженерной интеграции 277
3.8 Дизайн снизу дна рассмотрим 278
Глава глава Quartus Prime Pro настраиваемое процесс проектирования проклятия IP 279
4.1 Введение Функции инструмента Designer Designer 279 279
4.1.1.
4.1.2 Структура компонента 280
4.1.3 Организация файла компонентов 281
4.1.4 Версия оборудования 281
4.1.5 Проектный цикл IP -компонента 281
4.2 Инструмент для дизайнера платформы вызовов 282
4.3 Создать пользовательский компонент IP Core 285
4.3.1 Укажите тип компонента IP 285
4.3.2 Создать/указать файл HDL 286 для комплексного и моделирования
4.4 Создайте общий компонент IP Core 298
4.5 Проверьте пользовательский компонент IP Core 309
4.6 Проверьте IP -сердечник общего компонента 310
4.6.1 Добавить файл схемы схемы верхнего уровня 310
4.6.2 Изменить файл user_define.v 312
4.6.3 Добавить generic_component_0.v Файл 314
4.7 Выход ядерного производства IP (Quartus Prime Pro версия) 315
Глава глава Quartus Prime Pro Command Line Процесс проектирования сценария 317
5.1 Язык команды инструмента 317
5.2 Quartus Prime TCL Pack 317
5.3 Quartus Prime Tcl API Help 319
5.3.1 Параметры командной строки 321
5.3.2 Quartus Prime TCL Window 323
5.4 -End -end Design Process 323
5.4.1 Установите новый проектный проект 325
5.4.2 Добавить новый дизайн -файл 325
5.4.3 Добавить ограничения дизайна 326
5.4.4.
5.4.5 Адаптация дизайна 330
5.4.6. Сборка проектирования (генерация файлов программирования) 331
5.4.7 Отчет 331
5.4.8 Анализ синхронизации 333
5.5 Автоматическое выполнение скрипта 335
5.5.1 Пример экзамена 336
5.5.2 Обработка управления 336
5.5.3 Показать сообщение 337
5.6 Другие сценарии 337
5.6.1 Натуральное название автобуса 337
5.6.2 Короткое имя опции 337
5.6.3 Episodes Capital Command 337
5.6.4 Команда Finder Node 339
5.6.5 Команда get_names 354
5.6.6 Команда post_message 356
5.6.7 Параметры командной строки доступа 356
5.6.8 quartus() Array 358
5.7 tclsh shell 359
5.8 Скрипт TCL Базовые знания 359
5.8.1 Пример Intel FPGA Cool 359
5.8.2 Переменная 359
5.8.3 Заменить 360
5.8.4 Арифметика 360
5.8.5 Список 361
5.8.6 Массив 361
5.8.7 Структура управления 362
5.8.8 Процесс (подпрограмма или функция) 363
5.8.9 файл ввода/вывода 363
Глава дизайна Space Explorer II Процесс проектирования 365
6.1 Начать инструмент DSE II 365
6.2 DSE II Инструмент Введение 366
6.2.1 Project Page 366
6.2.2 Настройка Страница 367
6.2.3 Объяснение страница 369
6.2.4 СТАТАЦИЯ СТРАНИЦА 373
6.3 Изучение различных стратегий реализации на локальных компьютерах 373
6.4 Изучение различных стратегий реализации на удаленных компьютерах 377
6.4.1 Создайте учетную запись Azure 378
6.4.2 Скачать инструменты, связанные с пучкой 378
6.4.3 Выберите Intel FPGA Tool 379
6.4.4 Создание и настройка виртуальной машины 380
6.4.5 Конфигурация и стартовая пучка 388
6.4.6 Захватить интерфейс графического интерфейса на виртуальной машине 391
6.4.7 Откройте программное обеспечение Quartus Prime 393
6.4.8 Завершение виртуальной машины 395
6.4.9.
6.4.10 Сервер лицензий 397 строительства и конфигурации 397
6.4.11 Подключитесь к серверу лицензий 406
6.4.12 Запустите DSE II 407 на виртуальной машине
Глава главы Quartus Prime Pro
7.1 Сводка инструмента отладки системы 411
7.1.1 Комбинация инструментов системного отладка 411
7.1.2 Инструменты, используемые для мониторинга RTL -узлов 414
7.1.3 Инструменты с стимулирующей функцией 416
7.1.4 Виртуальный интерфейс JTAG Intel FPGA IP Core 417
7.1.5 Системная структура отладки 417
7.1.6 SLD JTAG BRIDGE 418
7.1.7 Часть отладка в дизайне повторного использования 422
7.2 Дизайн отладки с использованием Analyzer Logic Tap Tap 422
7.2.1 Требования к программному и аппаратному обеспечению 423
7.2.2 Характеристики и преимущества анализаторов сигнала Tap Tap 423
7.2.3. Обзор процесса задачи Анализатора Tap Tap Tap 424
7.2.4 Создайте новый проект отладки 426
7.2.5 Добавить FIFO IP CORE 427
7.2.6 Добавить файл проектирования в верхнем уровне 430
7.2.7 Настройка сигнала Tap Analyzer 432
7.2.8 Дизайн компиляции 463
7.2.9 Программирование целевого устройства или устройства 467
7.2.10 Запустить Логический анализ 468
7.2.11 Просмотреть, проанализировать и использовать полученные данные 472
7.3 Быстрая проверка конструкции с использованием сигнального зонда 474
7.4 Используйте внешний логический анализатор для отладки в системе 477
7.4.1 Выберите Логический Анализатор 477
7.4.2 - параметр определения интерфейса логического анализатора 479
7.4.3 Сопоставьте штифты файла LAI с доступным выводом ввода/вывода 480
7.4.4 Карта внутреннего сигнала в группу LAI 480
7.4.5 Скомпилированный проект Quartus Prime 481
7.4.6 Устройство, поддерживаемое LAI Programming Intel 482
7.4.7 Группа управляющих действий во время выполнения 482
7.5 Измените память и постоянную 482 в системе 482
7.5.1 Используйте редактор контента памяти в системе для отладки проектирования 483
7.5.2. Экскурсия экземпляров в проекте во время операции 483
7.5.3 Используйте устройство программирования редактора контента памяти в системе 484
7.5.
......В этой книге используется интегрированная среда разработки Quartus Prime Pro 19 и новое программируемое логическое устройство Intel Cyclone 10 GX в качестве программной и аппаратной платформы, которая систематически вводит принципы программируемых логических устройств и ключевые функции интегрированной среды разработки Quartus Prime Pro Pro Pro . СущностьВ книге есть 11 глав, которые в основном включают в себя структуру Intel Cyclone 10 GX FPGA, процесс проектирования Quartus Prime Pro HDL, процесс проектирования Quartus Prime Pro, процесс разработки Quartus Prime Pro IP, процесс проектирования сценариев Quartus Pro, Desi Процесс проектирования Quartus Prime Pro System Practipe и реализация Quartus Prime Pro Prycome и Prime Practipe и реализация Coartus Prime Practipe и реализация, и реализация Quartus Prime Practipe, Quartus Prime Pry System Расширенные комплексные инструменты принципы и методы реализации.
......Хорошо известные встроенные технологии и эксперты по технологиям EDA уже давно занимаются обучением и научными исследованиями в области электронных информационных технологий и планировали поддерживать тесное сотрудничество со многими известными производителями полупроводников и производителями инструментов EDA в мире.В настоящее время было почти 70 книг в области электронных информационных технологий.Типичные шедевры включают в себя «Руководство по проектированию электронных систем моделирования (основная статья): анализ и реализация полупроводника, деление компонента к интегрированной схеме Ti», «Руководство по проектированию электронных систем моделирования (практика):« Анализ и реальность »,« Xilinx Zynq-7000 Метод проектирования и разработки внедрения системы, основанный на двухъядерном процессоре и Vivado (2-е издание), Altium Designer17 Integrated Design Standard Учебное пособие-STC8 Руководство по разработке одного чип-микрокомпьютера: анализ и применение процессоров, программирования и операционных систем »,« Руководство по проектированию системы обработки цифровых сигналов XILINX FPGA-реализация HDL, Simulink и HLS »и т. Д.
614910771972