CMOS интегрированный эффект блокировки схемы Wimbledon Microelectronics Полупроводник и интегрированный инженер схемы.
Вес товара: ~0.7 кг. Указан усредненный вес, который может отличаться от фактического. Не включен в цену, оплачивается при получении.
Описание товара
| CMOS интегрированная цепь 效 Эффект блокировки | ||
 | Ценообразование | 99.00 |
| Издатель | Машиностроительная промышленность Пресса | |
| Издание | 1 | |
| Опубликованная дата | Апрель 2020 года | |
| формат | 16 | |
| автор | Вендон | |
| Украсить | Платформный порядок | |
| Количество страниц | ||
| Число слов | ||
| Кодирование ISBN | 9787111645870 | |
| масса | ||
Благодаря конкретным случаям и большому количеству цветных картинок эта книга была введена и подробно проанализирована задача защелки в конструкции и производстве интегрированных цепи CMOS.На основании введения паразитического эффекта интегрированной схемы CMOS, принципы, методы триггеров, методы испытаний, качественный анализ, меры улучшения и правила проектирования эффекта блокировки были подробно объяснены, а затем анализ инженерного экземпляра и паразитные устройства были Приложение для анализа инженерных экземпляров и паразитических устройств ESD приложение предоставляет читателям набор методов тестирования и улучшения эффекта блокировки, объединяющих теоретическую и инженерную практику.В этом написании друзья, занимающиеся микроэлектронией, полупроводником и интегрированной схемой, предназначены для предоставления книг, которые просты для понимания и в сочетании с практическими приложениями.
Справочник по написанию разума и процесса написания, благодарность Глава 1 Введение 1.1 闩 Обзор эффекта блокировки 1.1.1 Фоновая фон эффектов блокировки 1.1.2 Обзор исследования эффекта блокировки 1.2 Паразитный биполярный транзистор 2.1 Биполярный транзистор биполярного транзистора 2.1.2 Принцип работы рабочего принципа биполярного транзистора
Причины письма и написания
Благодарности
Глава 1 Введение
1.1 Обзор эффекта блокировки
1.1.1. Фон эффекта блокировки появляется
1.1.2 应 Краткое описание эффекта блокировки
1.2 Обзор исследования эффекта блокировки
1.3 Резюме
Рекомендации
Глава 2 CMOS интегрированная цепь паразитическая биполярная кристаллическая трубка
2.1 Принципы биполярных транзисторов
2.1.1 Структура процесса биполярной кристаллической трубки
2.1.2 Принцип работы биполярной кристаллической трубки
2.1.3 Противоизвронное напряжение биполярных транзисторов
2.1.4 Используйте биполярный транзистор для анализа затягивающего эффекта PNPN
2.2 Паразитный эффект в интегрированной цепи CMOS
2.2.1 Верхнее сопротивление в CMOS
2.2.2 Паразитарная биполярная транзистор в CMOS
2.2.3 Паразитарная биполярная транзистор в HV-CMOS
2.2.4 Паразитарная биполярная транзистор в BCD
2.3 Резюме
Рекомендации
Глава 3 Метод анализа эффекта блокировки
3.1 Анализ 效 блокирующих эффектов
3.1.1 Технология пульса передачи линии передачи
3.1.2 Технология измерения постоянного тока
3.2 Введение в эффект блокировки двух структур
3.2.1 PNPN 1 эффект блокировки
3.2.2 NPN 效 Эффект блокировки
3.3 Резюме
Рекомендации
Глава 4 Физический анализ эффекта блокировки
4.1 Классификация триггерных механизмов 效 блокирующего эффекта
4.1.1 Триггер тока подложки NW
4.1.2 Триггер тока подложки PW
4.1.3 NW и PW -подложки запускаются одновременно
4.2 Тригг, чтобы заблокировать эффект
4.2.1 Выход или сигнал волнового ввода трубчатых ног вызывает узел PN
4.2.2 Волновой сигнал стопы силовой трубы вызывает разрушение или проникновение
4.2.3 Эффект блокировки, вызванный последовательности источника питания источника питания
4.2.4 Паразитный МОСФЕТ
4.2.5 ток оптического тока
4.2.6 NMOS -инъекция теплового носителя
4.3 Резюме
Рекомендации
Глава 5 Отраслевые стандарты и методы испытаний с эффектом блокировки
5.1 Обзор JEDEC
5.2 Тест эффекта блокировки
5.2.1 V-критерия перенапряжения мощности V-критерия
5.2.2 I-тест на переоборудование I-теста
5.3 Специальные трубные ноги, соединенные с пассивным элементом
5.3.1 Tube Feet особых свойств
5.3.2 Случаи специальных ног трубки
5.4 失 Суждение о неудаче блокировки
5.5 Фактический случай
5.5.1.
5.5.2.
5.6 Резюме
Рекомендации
Глава 6 Квалифицированный анализ 效 эффект блокировки
6.1 Квалифицированный анализ фактического процесса
6.1.1 Заблокирующий эффект между устройствами MOS
6.1.2 Эффект блокировки между диодом
6.1.3 Эффект блокировки между диодом и устройством MOS
6.1,4 N -типа ловушка и 1,8 В PMOS/13,5 В эффект блокировки PMOS
6,5 N-типа ловушка и 1,8 В p-диода /13,5 В p-диода
6.2 Квалифицированный анализ конкретных условий
6.2.1 Анализ волитической способности
6.2.2 Качественный анализ макета
6.3 Резюме
Глава 7 Необходимые условия для запуска эффекта блокировки
7.1 Физические условия
7.1.1 раунд усилениеβ nβ p>1
7.1.2. Поворот эквивалентного сопротивления R N и R P достаточно велики
7.1.3 образуют низкий путь
7.2 Условия смещения цепи
7.2.1 Напряжение источника питания больше, чем самообладание напряжения
7.2.2 Вдохновение достаточно большое
7.2.3 Подходящие условия смещения
7.3 Резюме
Глава 8 Метод улучшения эффекта блокировки
8.1 Меры блокировки сопротивления на основе макета
8.1.1 уменьшить r n и r p
8.1.2 Снижение&бета;β p
8.1.3 Добавить кольцо Shaozi и Multi -Child
8.2 Craft -Level Anti -Lecking Mera
8.2.1 Технология расширения CMOS
8.2.2 NBL Deep Burial Technology
8.2.3 Технология SOI CMOS
8.2.4 Технология изоляции глубокой канавки
8.2.5 Технология процесса прямой ловушки
8.2.6 Увеличьте глубину узла северо -западного узла
8.3 Меры сопротивления с цепью -
8.3.1 Серия Сопротивление
8.3.2 Анти -биас -ловушка
8.4 Резюме
Рекомендации
Глава 9 Правила проектирования эффекта блокировки
9.1 Правила проектирования для схем ввода
9.1.1 Уменьшите коэффициент амплификации биполярной транзисторной транзистора
9.1.2 Улучшение эквивалентного сопротивления
9.1.3 Добавить кольцо Shaozi и Multi -Child Crown
9.2 Правила проектирования для внутренних схем
9.2.1 ингибирующий переходный стимул
9.2.2 Предотвратить открытие паразитического биполярного транзистора
9.3 Резюме
Рекомендации
Глава 1 Пример анализа эффекта блокировки
10.1 Блокирующий эффект между устройствами
10.1.1 Выходная схема 18 В PMOS и эффекты блокировки 18 В 18 В
10.1.2 Внутренние схемы эффекта блокировки между 5 В пмос и 5 В НМОС
10.1.3 Схема защиты питания 13.5 В p-диода и 13,5 В эффекты блокировки NMOS
10.2 Эффект блокировки между устройством и ловушкой
10.3 效 Тест на эффект эффекта блокировки, уничтожая сопротивление поли
10.4 Резюме
Глава 1 Применение ESD паразитического устройства
11.1 ESD Применение паразитического NPN
11.1.1 NMOS PARASITIC NPN
11.1.2 Паразитарная невзрачная информация NPN
11.1.3 Gtnmos Power Piece Circethip
11.1.4 STNMOS Power Piece Circethip
11.2 Применение ESD паразитического PNPN
11.2.1 CMOS PARASITIC PNPN
11.2.2 ПАСИТА
11.2.3 Правила проектирования для структуры PNPN
11.3 Резюме
Подведем итог