8 (905) 200-03-37 Владивосток
с 09:00 до 19:00
CHN - 1.14 руб. Сайт - 17.98 руб.

Подлинная книга Цифровая логическая схема дизайна

Цена: 1 254руб.    (¥69.7)
Артикул: 615123256538

Вес товара: ~0.7 кг. Указан усредненный вес, который может отличаться от фактического. Не включен в цену, оплачивается при получении.

Этот товар на Таобао Описание товара
Продавец:世纪书缘图书专营
Адрес:Пекин
Рейтинг:
Всего отзывов:0
Положительных:0
Добавить в корзину
Другие товары этого продавца
¥15270руб.
¥15.8285руб.
¥152.12 735руб.
¥45.1811руб.
  • Информация о товаре
  • Фотографии


Параметры продукта

Практическое учебное пособие по проектированию цифровой логики
      Ценообразование89.00
ИздательScience Press (Китай)
Версия1
Опубликованная датаМарт 2020
формат128
авторЧен Фу Лонг, Ци Сюмейи
УкраситьПинг притворяется
Количество страниц0
Число слов0
Кодирование ISBN9787030636997
масса0

Введение

Эта книга принимает набор для дизайна Vivadofpga в качестве инструмента разработки, а также язык разработки оборудования Verilog - это программа, и в качестве эксперимента используются доски разработки Digilent Basys3 и Nexys4. и постепенно вводит основные процессы и методы комбинированной логики и схемы логики времени в цепях цифровых логических цепей.Основное содержимое этой книги включают экспериментальную среду цифровой логики, фундамент Veriloghdl, дверные схемы, комбинированные логические цепи, триггеры, схемы логики синхронизации, машины с ограниченными состояниями, цепью логики хранения и т. Д.Книга содержит большое количество дизайнерских примеров, которые являются подробными, систематическими, всеобъемлющими и работоспособными.
Оглавление

последовательность

Предисловие

Глава 1 Цифровая логическая схема экспериментальная среда 1

1.1 Электронная автоматизация дизайна 1

1.1.1 Введение в автоматизацию электронного дизайна 1

1.1.2 Метод разработки современной цифровой системы 5

1.1.3 Программное обеспечение для автоматизации электронного дизайна 9

1.1.4 Программируемое логическое устройство 11

1.1.5 Описание оборудования. Язык 13

1.2 ModelSim 14

1.2.1 Введение в модели 14

1.2.2 Установка моделей 15

1.2.3 Моделим Использование 15

1.3 Xilinx FPGA Board 15

1.3.1 Xilinx Basys 3 FPGA Development Board Введение 15

1.3.2 XILINX BASYS 3 FPGA DEVELOMMED DEVELOMMPLEAD HARDWARE HUPPARE 17

1.3.3 Схема отладки и конфигурации отладки FPGA 20

1.3.4 XilinxNexys 4 FPGA Development Board 21

1.4 Xilinx Vivado 23

1.4.1 Xilinx Software Ping Invelocment 23

1.4.2 Установка Xilinx Vivado 25

1.4.3 Xilinx Vivado Интегрированная среда разработки 25

1.4.4 Пример проекта 27

1.5 Эксперимент 27

1.5.1 Моделим Использование 27

1.5.2 Vivado Использование 28

Глава 2 Verilog HDL Basic 31

2.1 Verilog HDL Введение 31

2.1.1 Verilog HDL Обзор 31

2.1.2 Verilog HDL Basic Grammar 35

2.2 Verilog HDL Структурированное моделирование и проверка 52

2.2.1 Метод проектирования 53

2.2.2 Пример дизайна: 4 Импульсные наступления 53

2.2.3 Модуль и порт 54

2.2.4 Композиция логического моделирования 58

2.2.5 Пример проектирования структурного моделирования 59

2.3 Моделирование и проверка потока данных Verilog HDL 61

2.3.1 Заявление 61 непрерывного назначения 61

2.3.2 Оператор 63

2.3.3 Пример дизайна моделирования потока данных 69

2.4 Verilog HDL -моделирование и проверка 71

2.4.1 Заявление о структурном процессе 71

2.4.2 Заявление о назначении процесса 77

2.4.3 Заявление филиала 81

2.4.4 Оператор управления велосипедом 85

2.4.5 Пример дизайна моделирования поведения 87

2.5 Эксперимент 88

2.5.1 Verilog HDL Структурированное моделирование и проверка 88

2.5.2. Моделирование и проверка потока данных Verilog HDL 90

2.5.3 Verilog HDL -моделирование и проверка поведения 92

Глава 3 Схема затвора 94

3.1 Модель уровня переключения 94

3.1.1 Общий цепь переключателя 94

3.1.2 CMOS Antyphase Device (Non -Door) 98

3.1.3 CMOS или не -Двур 100

3.1.4 CMOS и не -Gate 102

3.1.5 CMOS и / или не -Gate 103

3.1.6 CMOS разные или дверь 103

3.1.7 CMOS Три -государственная дверь 104

3.2 Моделирование и проверка дверного уровня 105

3.2.1 -Встроенные в основные компоненты двери 105

3.2.2 Введите дверь 105

3.2.3 Экспортная дверь 109

3.2.4 Саншаровые ворота 110

3.2.5 Потяните и выпадая сопротивление 110

3.2.6 Gate Chi Yan 110

3.2.7 Пример массива 111

3.3 UDP моделирование 112

3.3.1 Грамматика моделирования UDP 112

3.3.2 комбинированная цепь UDP 112

3.3.3 время -задержка схема UDP 113

3.4 Эксперимент 116

3.4.1 Моделирование и проверка схемы переключения 116

3.4.2 Моделирование и проверка схемы затвора 116

Глава 4 Комбинированная логическая схема 118

4.1 Числовой компаратор 118

4.1.11 Цифровое значение Comparator 118

4.1.24 -Digit Value Comparator 120

4.2 Addifier 123

4.2.11.

4.2.24 -BIT Serial Gear and Magazine Modeling and Simulation 127

4.2.3. Пропагоскальный прибор 129

4.2.4 Метод динарного параллельного добавления/устройства сокращения 134

4.3 Кодер 136

4.3.1 Dinary Encoder 136

4.3.2 Dinary First -Made Preferred Encoder 140

4.4 Декодер 143

4.4.1 Dinary Decoder 144

4.4.2 двух десятилетий декодеров 147

4.4.3 Дисплей декодер 150

4.5 Селектор данных 154

4.5.1 Два дорога селетер 154

4.5.2 Четыре дорожного сектора 157

4.6 Распределение данных 161

4.7 Эксперимент 164

4.7.1 Числовой компаратор 164

4.7.2 Addctor 165

4.7.3 Свойства Добавление магии 166

4.7.4 Многочисленные одноуровневые/много -луча

4.7.5 Кодимер и декодер 181

4.7.6 Селектор данных и дистрибьютор 191

Глава 5 триггер 193

5.1 RS Trigger 193

5.1.1 Basic RS Trigger 193

5.1.2 Синхронный RS Trigger 196

5,2 D Триггер 200

5.2.1 Синхронный D триггер 200

5.2.2 Edge D Trigger 203

5.2.3. Принесите асинхронное размещение и асинхронную очистку с нулевой давней D триггер 206

5.3 JK Trigger и T триггер 209

5.3.1 Edge JK Trigger 209

5.3.2. Принесите асинхронное размещение и асинхронную очистку с нулевой jk триггер 212

5.3.3 Т триггер 215

5.4 Эксперимент 217

5.4.1 D Триггер Эксперимент 217

5.4.2 JK Trigger Experiment 217

ГЛАВА 6 Схема временной логики 219

6.1 Регистрация 219

6.1.1 Основной регистр 219

6.1.24 -BT Регистр 222

6.1.3 n -bit Register 224

6.1.4.

6.1.5.

6.1.6 Общий сдвиг запас 231

6.1.75 Переключатель кнопки, чтобы встряхнуть, чтобы устранить 232

6.1.8 Clock Pulse 234

6.2 Счетчик 236

6.2.1 Простой бинарный счетчик 237

6.2.2 GM BRICS Counter 241

6.2.3 n заранее счетчик 242

6.2.4.

6.2.5 Модуляция ширины импульса 247

6.3 Время -Логическая схема по заказу комплексная конструкция 248

6.3.1 Расчет Fibonacci 249

6.3.2 *Количество Конвенции 251

6.3.314 Бинарная децимальная конверсия 255

6.4 Эксперимент 256

6.4.1 Эксперимент регистрации 256

6.4.2 Эксперимент Digger 261

Глава 7 Ограниченный статус Машина 265

7.1 Введение в машину с ограниченным состоянием 265

7.1.1 Ограниченная государственная цитата 265

7.1.2 Основная концепция ограниченного государственного машины 268

7.2 Код ограниченного государственного машины 269

7.2.1 Кодирование последовательности 269

7.2.2 Donetheck Кодирование 269

7.2.3 Серый кодирование 270

7.2.4 Код Джонсона 271

7.3 Пример ограниченного статуса 271

7.3.1 Moore Limited State Machine 271

7.3.2 Mealy Limited State Machine 274

7.3.3 Автоматический торговый автомат 277

7.3.4 Свет сигнала дорожного движения 279

7.4 Эксперимент 287

7.4.1 Статусная машина Эксперимент 287

Глава 8 Схема логики хранения 289

8.1 Базовый регистр и регистр Heal 289

8.1.1 Основной регистр 289

8.1.2.

8.2 Случайная память и читайте только память 308

8.2.1 Случайная память 308

8.2.2 Память чтения 311

8.3 Эксперимент 313

8.3.1 ЗАПИСАНИЕ СВОДИ СВОД

8.3.2 Случайное моделирование и проверка памяти 313

8.3.3 Моделирование и проверку памяти чтения 320

Ссылка 326