Теория и практика дизайна ASIC & MDASH; & MDASH; RTL Проверка, комплексная и дизайн макета
Цена: 779руб. (¥36.83)
Артикул: 611849683391
Вес товара: ~0.7 кг. Указан усредненный вес, который может отличаться от фактического. Не включен в цену, оплачивается при получении.
Описание товараПродавец:南京千维图书专营店
Адрес:Провинция Фуцзянь
Рейтинг:
Всего отзывов:78407
Положительных:78407
Добавить в корзину
Другие товары этого продавца
¥ 45 27.86589руб.
¥ 49.8 28.01592руб.
¥ 131 851 797руб.
¥ 95 65.551 386руб.
Введение
Эта книга в основном вводит теорию дизайна и практические методы цифровых интегрированных цепей.Основное содержание этой книги включает в себя: обзор методов проектирования ASIC, процесса проектирования и дизайна, используемых в каждом этапе;Эта книга детализирована и имеет изображения и тексты.“ эксперимент+проверка&Пример метода RDQUO;Примеры дизайна этой книги основаны на соответствующих инструментах EDA Synopsys.Эта книга может быть использована в качестве учебника для студентов или аспирантов, таких как электронная наука и техника, электронная информационная наука и техника, информатика и техника, инженерия коммуникации и т. Д. В колледжах и университетах, а также может использоваться в качестве справочного материала для учителей или инженеров -дизайнеров в связанных специальностях.
Каталог
Оглавление
Di 1 ASIC Обзор 1
1.1 ASIC Concept 2
1.2 Метод проектирования ASIC 3
1.3 Процесс проектирования ASIC 4
1.3.1 Анализ требований проекта 4
1.3.2 Конструкция и проверка модуля 5
1.3.3 Логический синтез и проверка 6
1.3.4 дизайн макета 6
1.3.5 Извлечение параметров и анализ статического времени 6
1.3.6 Физическая проверка 7
1.4 Инструмент проектирования интегрированной цепи 7
1.4.1 Введение в компанию EDA 7
1.4.2 Инструменты, используемые на каждом этапе процесса проектирования 8
1.5 Полная книжная архитектура 10
Di 2 Verilog HDL Фонд и экспериментальная среда 11
2.1 Verilog HDL Аппаратное описание языка 11 Язык 11
2.1.1 VERILOG HADL Грамматика Основы 12
2.1.2 Verilog HDL Модуль дизайн 24
2.1.3 Метод моделирования программы тестовой программы Verilog HDL 33
2.1.4 Verilog HDL Навыки письма 38
2.2 Операционная среда ASIC Design Design 40
2.2.1 Структура композиции Linux 40
2.2.2 Настройки переменной среды 43
2.2.3 Команда, связанная с Linux 45
Глава DI3 Процессор 48
3.1 Обзор процессора 48
3.2 Система инструкций процессора 49
3.2.1 Основной формат инструкций 49
3.2.2 Классификация инструкций 50
3.2.3 Метод адресации 52
3.2.4 Цикл инструкций 54
3.3 Реализация функции процессора 55
3.3.1 Память 55
3.3.2 Программный счетчик 55
3.3.3 Директора 56
3.3.4 Адрес Multi -Road Selecter 56
3.3.5 Арифметическая логическая единица 57
3.3.6 Cumulator 57
3.3.7 Контроллер состояния 58
3.3.8 CPU 59
DI4 Глава RISC_CPU RTL Дизайн и симуляция 60
4.1 RISC_CPU Процесс проектирования 60
4.2 RTL Компиляция и инструмент моделирования Использовать 60
4.3 RTL Class Design and Simulation 62
4.3.1 Дизайн селектора 62
4.3.2 Программный счетчик. Проектирование 64
4.3.3 Дизайн реестра директоров 66
4.3.4 Арифметическая логическая конструкция 69
4.3.5 дизайн памяти 72
4.3.6 Разница между блокированием назначения и неблокирующей задачей при разработке логики времени 75
4.3.7 Дизайн контроллера состояния 77
4.3.8 Конструкция и проверка интеграции процессора 81
DI5 ГЛАВА ЦЕПИСАНСКАЯ ЭКСУДУКЦИЯ 86
5.1 Логика Комплексная 86
5.1.1 Логическое комплексное определение 86
5.1.2 Цифровая синхронная модель 86
5.1.3 Схема схемы привода ГРМ 89
5.1.4 Три стадии комплексного и комплексного уровня 90
5.2 Логический комплексный процесс на основе дизайнерского компилятора 92
5.2.1 Логический комплексный процесс 92
5.2.2 Установить файл библиотеки 92
5.2.3 Прочтите файл дизайна 94
5.2.4 Применение ограничения проектирования 94
5.2.5 Определить атрибуты окружающей среды 97
5.2.6 Комплексный и результат вывода 98
5.2.7 Анализ результатов 99
5.2.8 Комплексное моделирование 101
5.3 Комплексный эксперимент 102
5.3.1 Установите рабочий каталог 102
5.3.2 Установите рабочую среду 103
5.3.3 Добавить прокладку 104
5.3.4 Композитный скрипт 105
5.3.5 Комплексное исполнение 106
5.3.6 Анализ комплексного результата 106
5.3.7 Моделирование цепи двери 109
DI6 Глава дизайн 110
6.1 Определение дизайна макета и содержание 110
6.1.1 Определение дизайна макета 110
6.1.2 Вход и вывод 110
6.1.3 Библиотечные файлы, используемые в макете 111
6.2 Процесс проектирования макета на основе IC Compiler 113
6.2.1 СТАРТ И ЗАКЛЮЧЕНИЕ ICC 114
6.2.2 Подготовка данных 115
6.2.3 Планирование ткани 115
6.2.4 макет 118
6.2.5 Комплексное дерево.
6.2.6 Проводка 119
6.2.7 Извлечение параметров и пост -симуляция 120
6.2.8 Физическая проверка 121
6.3 Эксперимент по проектированию макета 121
6.3.1 Экспериментальное содержание и цель 121
6.3.2 Экспериментальное руководство 121
Приложение 1. Элементы языка Verilog 135
Приложение II. Инструкции для часто используемых команд на каждом этапе 148
Приложение 3 Linux Обычно используются команды и инструкции 153
Ссылка 157
об авторе
об авторе
Лю Вэнь преподает в Школе электронного инженерии, Пекинского университета постов и телекоммуникаций, а ее основные направления исследований-в помещении и на открытом воздухе технологии позиционирования и местоположение.Он председательствует в 1 -м проекте JIA Key R & D, и Фонд естественных наук Jiajia председательствовал на 1 проекте JIA 863; Академические документы были опубликованы в межзарнальных журналах и соответствующих профессиональных конференциях.
Рекомендуемая рекомендация
Рекомендуемая рекомендация
Теория и практика дизайна ASIC—— проверка RTL, комплексная и конструкция макета