8 (905) 200-03-37 Владивосток
с 09:00 до 19:00
CHN - 1.14 руб. Сайт - 21.13 руб.

Принципы EDA и Verilog HDL-цифровой проектирование системы от транзистора, дверной цепь до Xilinx Vivado (учебники по электронным информационным сериям) (Hebin; Hebin;

Цена: 1 169руб.    (¥55.3)
Артикул: 578054022233

Вес товара: ~0.7 кг. Указан усредненный вес, который может отличаться от фактического. Не включен в цену, оплачивается при получении.

Этот товар на Таобао Описание товара
Продавец:润知天下图书企业店
Рейтинг:
Всего отзывов:0
Положительных:0
Добавить в корзину
Другие товары этого продавца
¥23.1489руб.
¥50.31 063руб.
¥49.61 049руб.
¥65.71 389руб.
  • Информация о товаре
  • Фотографии

Название: Принцип EDA и Verilog HDL-цифровой цифровой проект из кристаллической трубы, цепь затвора до Xilinx Vivado

Цена: 79,00 юань

Автор: он корзин

Пресса: издательство Tsinghua University Press

Дата публикации: 2017-01-01

ISBN: 9787302450320

Количество слов:

Номер страницы:

Издание:

Переплет: в мягкой обложке, идеальный переплет.

Открыто: 16

Товарный вес:

Эта книга оснащена учебным курсом (PPT), онлайн -публичным учебным видео, исходным кодом файла дизайна и группами обмена обучения и создает трехмерную экосистему обучения.
(1) Интеграция знаний: основная теория цифровой логики (схема) систематизирована и глубоко интегрирована с основной теорией цифровой логики (схема) и интегрированной средой развития Vivado xilinx*.Содержание книги охватывает знания, необходимые для цифровой логики и сложной цифровой системы.Благодаря систематическому объяснению теории проектирования цифровых систем и методов проектирования, он заложил прочную основу для последующего исследования курсов компьютерного оборудования и курсов по обработке цифровых сигналов.(2) Знание: при введении основных моментов знаний цифровых логических цепей см. Книги в области дизайна иностранной цифровой логики.При введении синтаксиса HDL обратитесь к стандартам, связанным с IEEE.Все примеры дизайна в книге были строго протестированы и проверены.Благодаря систематическому объяснению и стандартизированным примерам проектирования это поможет читателям развивать хорошие привычки проектирования цифровых систем, а также Master*методы проектирования цифровых систем и концепции проектирования.(3) Обложка знаний: кристальная труба, система переключения, характеристики цифрового устройства, цифровая цепь интеграции, базовые знания, логическая алгебра, комбинированная логическая схема, схема логики времени, ограниченная автоматическая машина, программируемое принцип логического устройства, язык HDL Описание, язык, базовый Основы проектирование цифровой логики, процесс проектирования Vivado, ядерная упаковка IP и вызов, метод проектирования цифровых систем, принципы ADC и DAC, цифровой/модульная конструкция системы микширования.(4) Богатый экземпляр: для каждой точки знания приведено большое количество дизайнерских примеров для облегчения обучения и самооценки.

Оглавление

Цифровая логика Фонд

1.1 История развития цифровой логики

1.2 Система переключения

1.2. Концепция и 1

1.2.2 Преимущества системы переключения

1.2.3 Кристаллическая трубка в качестве переключателя

1.2.4 Полупроводниковое физическое устройство

1.2.5 Схема полупроводниковой логики

1.2.6 Описание символа логической цепи Описание

1.3 Полупроводниковая цифровая интегрированная схема

1.3.1 Разработка интегрированной схемы

1.3.2 Интегрированный состав цепи

1.3.3 Интегрированная среда

1.4 Основной анализ цепи логического затвора

1.4.1 Описание основной логической дверной цепи

1.4.2 Характеристики передачи логической дверной цепи

1.4.3. Интегрированная цепь базовой логики дверей

1.4.4 Подключение различных дверей логики процесса

1.5 Теория логики алгебры

1.5.1 Оперативные отношения в логической алгебре

1.5.2 Экспрессия логической функции

1.6 Упрощение логического выражения

1.6.1 Упрощенное логическое выражение с использованием вычислительного ритма

1.6.2 Используйте кано -графическое упрощенное логическое выражение

1.6.3 Не -определение упрощения логических функций

1.6.4 Входная переменная каноту указана

1.7

1.8 Представление и конверсию системы цифрового кода

1.8.1 Представление системы цифрового кода

1.8.2 Конверсия системы цифрового кода

1.9 Комбинированная логическая схема

1.9.1 Кодимер

1.9.2 Декодер

1.9.3 Конвертер кода

1.9.4 Селектор данных

1.9.5 Кораптор данных

1.9.6 Addctor

1.9.7 Волшебное оружие

1.9.8 Добавление магического/магического оружия

1.9.9 Инструмент умножения

1. Логическая схема времени -заказ

1..1 Тип схемы временной логики

1..2 Характеристики логической схемы времени -заказ

1 .. 3 основные замки SR

1..4 Синхронная память о блокировке SR

1..5d замки

1..6d триггер

1..7 Другие триггеры

1..8 Обычный регистр

1..9 Shift Register

1. Память

1.11 Ограниченная автоматическая государственная машина

1.11.1 Принципы ограниченных автоматических государственных машин

1.11.2 Представление и реализацию статусной карты

1.11.3 Три -дигитный счетчик

Процесс и структура логического устройства чартерного программирования

2.1 История разработки программируемых логических устройств

2.2 Процесс программируемого логического устройства

2.3 Простая структура устройства логики программирования

2.3.1

2.3.2PAL Принцип и структура

2.3.3 ПРИНЦИП И СТРУКТРАТ

2.4cpld Принцип и структура

2.4.1 Функциональный блок

2.4.2 Макро

2.4.3 быстро подключенная матрица тона

2.4.4 Входной выходной блок

Принцип и структура 2,5FPGA

2.5.1. Найдите структуру и функцию таблицы

2.5.2 Настраиваемый логический блок

2.5.3 Часовые ресурсы

2.5.4 Модуль управления часами

2.5.5 Блокировать ресурсы памяти

2.5.6 Взаимосвязанный ресурс

2.5.7 Выделенный модуль DSP

2.5.8 Входной и выходной блок

2.5.9.

2.5.pci 块 e модуль

2.5.11XADC Модуль

Сравнение 2.6CPLD и FPGA

2.7xilinx программируемое логическое устройство

2.7.1xilinx cpld Chip введение

2.7.2xilinx fpga Chip введение

2.7.3xilinx Prom Chip введение

Глава 3 Vivado интегрированная среда разработки IP -процесс ядерного проектирования

3.1IP Базовая концепция

3.1.1IP ядерный источник

3.1.2IP -сердечный метод обеспечения

3.1.3ip ядерная оптимизация

3,2VIVADO Процесс разработки инструментов

3.3Vivado IP Digital System Design и реализация

3.3.1 Установить новый проектный проект

3.3.2 Измените атрибут настройки проекта

3.3.3 Создать дизайн блока

3.3.4 Сгенерировать выходные файлы проектирования

Принцип файла 3.4XDC и метод добавления

3.4.1xDC Характеристики

3.4.2 Как использовать файл ограничения

3.4.3 Конституционный приказ

3.4.4XDC Команда ограничения

3.4.5 Добавить файл XDC

3.5 Просмотреть результаты комплексного

3.6 Просмотреть результаты после реализации

3.7 Сгенерировать и загружать, чем файлы специальных потоков

3.7.1. Сгенерируйте лучшую потоковую файл

3.7.2 Скачать файл большого потока

3.8 Сгенерировать и загрузить файл выпускного вечера

Глава 4 Vivado интегрированная среда разработки Verilog HDL Процесс проектирования

4.1 Создать новый дизайн -проект

4.2 Создать и добавить новый файл дизайна

4.3RTL подробное описание и анализ

4.3.1 Принцип подробного описания

4.3.2 Процесс подробного описания

4.4 Комплексный дизайн и анализ

4.4.1 Ключевые вопросы комплексного процесса

4.4.2 Executive Design Комплексный

4.4.3 Просмотреть комплексный отчет

4.5 Моделирование поведения дизайна

4.6 Создание файла формы реализации XDC

4.6.1 Принцип сдержанности

4.6.2i/o функция планировщика

4.6.3 Реализация процесса ограничения

4.7 Проектирование реализации и анализа

4.7.1 Принцип реализации проектирования

4.7.2 Проектирование и анализ проектирования

4.8 Моделирование дизайна

4.9 Сгенерировать и загружать файлы больших потоков

4.9.1. Сгенерировать более высокий потоковой файл

4.9.2 Загрузите большой файл потока в FPGA

4. Сгенерируйте и сжигают файл выпускного вечера

Глава 5 Verilog HADL -спецификация языка

5.1Verilog Language Development Language

5.2Verilog HDL -структура программы

5.2.1 Оператор модуля

5.2.2. Определение порта модуля

5.2.3 Определение логической функции

5.3Verilog HDL Метод описания

5.3.1 Метод описания поведения

5.3.2 Метод описания потока данных

5.3.3 Метод описания структуры -

5.3.4 Метод описания уровня переключения

5.4Verilog Language Elements

5.4.1 Примечания

5.4.2 Интервальный символ

5.4.3 Идентификатор

5.4.4 Ключевые слова

5.4.5 Системная задача и функция

5.4.6 Команда компилятора

5.4.7 Оператор

5.4.8 номер

5.4.9 строка

5.4. Атрибуты

5.5Verilog HDL -тип данных

5.5.1 Коллекция

5.5.2 Сеть и переменные

5.5.3 Вектор

5.5.4 Интенсивность

5.5.5 Неявное утверждение

5.5.6 Тип сети

5.5.7 Тип регистра

5.5.8 целое число, реальное число, время и время реального времени

5.5.9 массив

5.5. Параметры

5.5.11Verilog HDL с именем Space

5.6VERILOG HADL Expression

5.6.1 Операционные символы

5.6.2 Операционный номер

5.6.3 Задержка выражения

5.6.4 Ширина выражения

5.6.5 Символ выражение

5.6.6 распределение и сокращение

5.7VERILOG HADL Allocation

5.7.1 Непрерывное распределение

5.7.2 Распределение процессов

5.8Verilog HDL -дверь -Уровень и выключатель -

5.8.1 Оператор затвора и переключателя

5.8.2 Логическая дверь

5.8.3 Выходная дверь

5.8.4 Три -государственная дверь

5.8.5MOS Переключатель

5.8.6 Двухчастотный переключатель трансмиссии

5.8.7CMOS Переключатель

5.8.8pull Door

5.8.9 Моделирование логической силы

5.8. Интенсивность и значение комбинированного сигнала

5.8.11 Снижение прочности устройства резистора

5.8.12 Снижение через силу резистора

5.8.13 Сила типа сети

5.8.14 Дата и задержка сети

5.9Verilog HDL пользователь пользовательский оригинальный язык

5.9.1udp определение

5.9.2 Комбинированная схема UDP

5.9.3 Время UDP, вызванное уровнем

5.9.4.

5.9.5 Инициализировать регистр статуса

5.9.6 рутина

5.9.7 Смешанное поведение триггеров и триггеров по уровню

5. Описание поведения поведения Overilog HDL

5..1 Заявление процесса

5..2 Процесс непрерывного распределения

5..3 Заявления условий

5..4 CASE заявление

5..5 Цикл -предложение

5..6.

5..7 Блок предложения

5..8 Структурный процесс

5.11Verilog HDL Задача и функция

5.11.1 Разница между задачами и функциями

5.11.2 Задача и задача включение

5.11.3 Блоки ставок и задачи запрещены

5.11.4 Функциональный и функциональный вызов

5.12Verilog HDL Иерархическая структура

5.12.1 Модуль и модуль

5.12.2 Покрытие значения параметра модуля

5.12.3 Порт

5.12.4 Структура генерации

5.12.5 Слоистое имя

5.12.6 Ссылка на имя выше

5.12.7 Правила

5.13Verilog Design Configuration

5.13.1 Формат конфигурации

5.13.2 Библиотека

5.13.3 Пример конфигурации

5.13.4 Отображение информации о привязке библиотеки

5.13.5 Пример картирования библиотеки

5.14VERILOG HDL Указанный блок

5.14.1 Объявление пути модуля

5.14.2 - задержка распределения путей

5.14.3 Задержка гибридного модуля и распределенная задержка

5.14.4 Логика проводки привода

5.14.5 Управление поведением фильтрации импульсного фильтрации

5.15Verilog HDL Время -Проверка заказа

5.15.1 Используйте стабильное окно, чтобы проверить последовательность

5.15.2 для проверки времени для часов и контрольных сигналов

5.15.3 Символ управления краем

5.15.4 Советы: определение пользователя на ответ на конфликт с времени

5.15.5 Сделайте условную проверку на заказ

5.15.6 Проверка скорости векторного сигнала

5.15.7 Отрицательная проверка времени заказа

5.16Verilog HDL SDF обратная нота

5.16.1 Карта структуры SDF для Verilog

5.16.2 Несколько аннотаций

5.16.3 Несколько файлов SDF

5.16.4 Аннотация ограничения импульса

5.16.5sdf для Verilog Mapping Значения задержки

5.17VERILOG HADL Системная задача и функция

5.17.1 Задача отображения

5.17.2 Вход файла  Выходные системы и функции

5.17.3 Стандартная системная задача времени

5.17.4 Задача управления моделированием

5.17.5 Задача программируемой логики

5.17.6 Задача анализа

5.17.7 Функция времени моделирования

5.17.8 Функция преобразования

5.17.9 Функция распределения вероятностей

5.17. Ввод командной строки

5.17.11 Математическая функция

5.18Verilog HDL VCD -файл

5.18.1 Создание четырех государственного VCD -файла

5.18.2 Формат четырех -государственного файла VCD

5.18.3 Разверните создание файлов VCD

5.18.4 Расширение формата файла VCD

5.19VERILOG HADL Инструкция компилятора

5.19.1' CellDefine и'endcelldefine

5.19.2'default_nettype

5.19.3' определить и'undef

5.19.4' ifdef,' else,' Эльсиф,' endif и'ifndef

5.19.5'include

5.19.6'resetall

5.19.7'line

5.19.8'timescale

5.19.9' inconnect_drive и'nounconnected_drive

5.19.'pragma

5.19.11' begin_keywords и'end_keyword

5.20Verilog HDL -интерфейс языка программирования PLI

5.20.1Verilog HDL PLI Процесс разработки

5.20.2Verilog HDL PLI предоставлен

5.20.3Verilog HDL PLI Принцип

5.20.4Verilog HDL VPI Принцип работы

5.21Verilog HDL(IEEE 1364— 2005) Список ключевых слов

Глава 6 Описание базовой цифровой логики Verilog HDL

6.1 Verilog HDL Описание комбинированной логической схемы

6.1.1 Verilog HDL Описание логической двери

6.1.2 Verilog HDL Описание энкодера

6.1.3 Verilog HDL Описание декодера

6.1.4 Verilog HDL Описание многоэтажного селектора

6.1.5 Verilog HDL Описание цифрового компаратора

6.1.6 Verilog HDL Описание буфера шины

6.2 Verilog HDL Описание работы операции данных

6.2.1 Verilog HDL Описание, работающее методом

6.2.2 Verilog HDL Описание, работающее методом

6.2.3 Verilog HDL Описание операции умножения

6.2.4 Verilog HDL Описание работы операции

6.2.5 Verilog HDL Описание арифметической логики единицы

6.3 Verilog HDL Описание временного схема -последовательной логической схемы

6.3.1 Verilog HDL Описание триггера и памяти блокировки

6.3.2 Verilog HDL Описание счетчика

6.3.3 Verilog HDL Описание регистра смещения

6.3.4 Verilog HDL Описание PWM

6.4 Verilog HDL Описание памяти

6.4.1rom's Verilog HDL Описание

6.4.2 Verilog HDL Описание OFRAM

6.5 Verilog HDL Описание ограниченного автоматического состояния машины

6.5.1FSM Принцип дизайна

6.5.2 Классификация и описание FSM

Глава 7 Verilog HDL Digital System Design и реализация

7.1 Принцип периферийных устройств, используемых в дизайне

7.1.1 -led Light Drive

7.1.2 Принцип переключения вождения

7.1.3

7.1.4VGA Принцип отображения

7.1.5 Общий асинхронный принцип приемного передатчика

7.2 Принцип проектирования системы

7.3 Создайте новый дизайн -проект

7.4Verilog HDL -процесс проектирования цифровой системы

7.4.1 Модуль часовой частоты проектирования 2

7.4.2 Модуль конструкции и моделирования

7.4.3 модуль дизайна верхнего уровня

7.4.4. Модуль 1 -го сделителя проектирования и рутинной частоты

7.4.5 Design Senement Digital Tube модуль

7.4.6 Проектирование и рутинная частота

7.4.7. Проектирование и рутинный универсальный асинхронный модуль трансиверов

7.4.8.

7.4.9 Проектирование и обычный модуль контроллера VGA

Глава 8 Создание и инкапсуляция дизайна и реализации пользователя IP

8.1VIVADO пользовательский IP -процесс введение

8.2 Упаковка Пользовательская определение пользователя IP -процесс ядерного проектирования

8.2.1 Создайте новый проект Design Packaging IP

8.2.2 Добавить исходный файл дизайна HDL Verilog HDL

8.2.3 Установите имя базы данных и каталог настроенного IP

8.2.4 Реализация инкапсуляционной IP -адреса

8.3 Вызовите процесс реализации пользователя пользователя IP

8.3.1 Создайте новый проект вызова IP

8.3.2 Установите путь вызова IP

8.3.3 Создание IP -системы

8.4 Моделирование уровня поведения системы

8.5 Обеспокоенный дизайн системы

8.6 Реализация и проверка системы

Глава 9 Принципы и реализация инструментов отладки Vivado

9.1 Принцип и метод отладки дизайна

9.2 поколение и призыв FIFO IP

9.2.1 Создайте новый проект

9.2.2 Добавить FIFO IP CORE

9.2.3 Добавить файл дизайна верхнего уровня

9.2.4 Добавить файл XDC

9.3 Таблица FILTE

9.3.1 Как вставить процесс обнаружения отладки в таблице сетки

9.3.2 Реализация процесса обнаружения отладки таблицы сетки

9.4 Используйте Verilog HDL -свойства отладки и процесса обнаружения

9.5 Используйте Verilog HDL, например, отладки и процесс обнаружения отладки и проверки.

Глава Глава метод проектирования цифровой системы

.1 Цель проектирования цифровой системы

.2 Основная концепция порядок времени

.2.1 Основной термин

.2.2 График

.2.3 Установите и продолжайте расслабляться

.2.4 Удалить и восстановить проверку

.3 Логическая копия и повторное использование

.3.1 Логическая копия

.3.2 Повторное использование логики

.4 Параллельная и сборочная линия

.4.1 Параллельный дизайн

.4.2 Дизайн сыновной линии

.5 Синхронное и асинхронное лечение единиц

.5.1 Синхронная обработка единицы

.5.2 Асинхронная единица лечения

.6 Обработка логической структуры

.6.1 Метод логического структурного проектирования

.6.2if и регистрационные отчеты

Глава 1 Дизайн гибридной системы цифровой модели

11.1 Принцип модульного преобразователя

11.1.1 Параметры конвертера модуля

11.1.2 Типы конвертера модели

11.2 Принцип цифрового модуля

11.2.1 Параметры цифрового конвертера модуля

11.2.2 Тип цифрового модуля

11.3 Принципы и реализация на основе сбора и обработки сигналов на основе XADC

11.3.1 Принцип модуля

11.3.2XADC Оригинальные слова

11.3.31602 Принцип модуля

11.3.4 Сбор сигналов, обработка и реализация отображения

11.4 Принцип проектирования и реализация генератора сигналов на основе DAC

11.4.1d/А

11.4.2

11.4.3 Реализация проектирования

Эта книга представляет собой учебник по проектированию цифровых систем, написанный для электронной информации и связанных с ними специальностей в колледжах и университетах. Он разделен на 11 глав. Основной контент включает в себя цифровой логический фонд, процесс и структуру программируемого логического устройства, процесс разработки интегрированной среды развития Vivado. Vivado Integration Development Environment Environment Persilog HDL Процесс проектирования HDL, спецификация языка HDL Verilog, Описание базового цифрового блока Verilog HDL, Verilog HDL Digital System Design и реализация, создание и внедрение пользователей пользователей и упаковки, принципы отладки Vivado, Принципы и реализацию отладки цифровой системы и методы цифровой системы и методы проектирования цифровых систем и Дизайн гибридной системы цифрового режима.В этой книге используется серия Xilinx Artix77 серии FPGA и генерация среды разработки интеграции Vivado 2015.4 в качестве платформы проектирования. Согласно требованиям обучения курсов проектирования цифровых систем и многолетнего опыта преподавания, традиционная цифровая электронная Технология (цифровая логика) Курсы в сочетании со сложными курсами проектирования цифровых систем, следующими по принципам постепенного прогресса и от мелкого до глубокого. Verilog HDL Language, Verilog HDL Complex Design Design, IP -упаковка и вызов, инструменты онлайн -логического анализатора и цифровой модель гибридной системы и других аспектов.Чтобы облегчить преподавание и учащихся учителей, книга приводит большое количество примеров дизайна и предоставляет вспомогательные учебные ресурсы (подробности см. Инструкции по обучению в книге).Эта книга может использоваться в качестве учебника для бакалавриата и выпускников, обучающихся в области проектирования цифровых систем, или в качестве справочника для технического и технического персонала в Xilinx FPGA. Она также может использоваться в качестве учебного учебника для обучения Университета Xilinx.









Внедрение нет. Этот магазин разрешает дилерам для крупных домашних издателей, чтобы убедиться, что издатель является подлинным продуктом. Вы можете быть уверены, что купит его!

Встроенные технологии BIN и эксперты по технологиям EDA уже давно занимаются обучением и научными исследованиями в области автоматизации электронных проектов, и планировали поддерживать тесное сотрудничество со многими известными производителями полупроводников и производителями инструментов EDA.В настоящее время было опубликовано более 30 работ в Embedded и EDA. Содержание охватывает моделирование схемы, конструкцию схемы, программируемые логические устройства, цифровую обработку сигналов, однопроизводительный микрокомпьютер, встроенная система и система программирования.Типичные шедевры включают «Руководство по дизайну Xilinx FPGA», «Руководство по проектированию xilinx Zynq-7000 SOC», «Руководство по дизайнеру Altium 13.0, моделирование и проверка "Xilinx FPGA Digital Design—— двойное описание от дверей до уровня поведенческих—— от HDL, модели к C Описание «« Моделирование и цифровая система координированной системы проектирования -Цикресспресс -интегрированная среда разработки »,« Принципы и приложения STC Single Machin