Verilog HDL Advanced Digital Design Second Edition Integrated Current System Front -End Engineering Design Моделирование неисправностей и измерение измерения измерения основного метода разработки основного метода разработки инженерной разработки
Вес товара: ~0.7 кг. Указан усредненный вес, который может отличаться от фактического. Не включен в цену, оплачивается при получении.
Описание товара
Название книги: Зарубежная электроника и коммуникационные учебники серия: Verilog HDL Digital Design (версия)
Цена: 115,00 Юань
Автор: Ли Гуанцзюнь, Майкл Д. Силетти (Michael D. Ciletti)
Пресса: электронная промышленная пресса
Дата публикации: 2014/2/1
ISBN: 9787121221934
Количество слов:
Номер страницы:
Версия:
Переплет: мягкая обложка
Открыто: 16
Товарный вес:
Внедрения нет.
Введение в главу методы цифрового дизайна
1.1 Введение в метод проектирования
1.1.1 Технические характеристики конструкции
1.1.2 Проектный отдел
1.1.3 Входные данные проекта
1.1.4 Проверка моделирования и функции
1.1.5 Интеграция и проверка проекта
1.1.6 Предварительный синтез завершен
1.1.7 Синтез и картирование процесса на уровне двери
1.1.8 Посткомплексное подтверждение проекта
1.1.9 Проверка времени после синтеза
1.1 Генерация тестов и моделирование неисправностей
1.1.11 Планировка и маршрутизация
1.1.12 Проверка правил физического и электрического проектирования
1.1.13 Извлечение паразитных параметров
1.1.14 Проектирование завершено
1.2 Выбор процесса ИС
1.3 Обзор последующего контента
Рекомендации
Глава Обзор проектирования комбинационной логики
2.1 Комбинированная логика и логическая алгебра
2.1.1ASIC Библиотечный блок
2.1.2 Логическая алгебра
2.1.3 Закон де Моргана
2.2 Теорема упрощения логической алгебры
2.3. Представление комбинаторной логики
2.3.1 Обозначение суммы продуктов
2.3.2 Продукт представления суммы
2.4 Упрощение логических выражений
2.4.1 Упрощение выражений XOR
2.4.2 Кано -диаграмма (сумма формы продукта)
2.4.3 Диаграмма кано (форма Ханоджи)
2.4.4 Отображения Карно и произвольные члены
2.4.5 Расширенные карты Карно
2.5 Глюки и приключения
2.5.1 Устранение статического приключения (сумма формы накопления)
2.5.2 Краткое описание устранения статических опасностей в двухступенчатых цепях
2.5.3 Статические опасности в многоуровневых цепях
2.5.4 Краткое описание устранения статических опасностей в многоступенчатых цепях
2.5.5 Динамическое приключение
2.6 модуль логического дизайна
2.6.1 Структура «И-или»
2.6.2 Мультиплексор
2.6.3 Демультиплексор
2.6.4 Кодер
2.6.5 Приоритетный кодер
2.6.6 Декодер
2.6.7 Приоритетный декодер
Рекомендации
упражнение
Глава 3. Основы проектирования темпоральной логики
3.1 Элемент хранения
3.1.1 Защелки
3.1.2 Прозрачные защелки
3.2 Триггеры
3.2.1D триггер
3.2.2 Триггеры «главный-подчиненный»
3.2.3 JK-триггер
3.2.4T триггер
3.3 Шина и устройства с тремя состояниями
3.4 Конструкция таймера
3.5 Диаграмма перехода состояний
3.6 Пример разработки: преобразователь из BCD-кода в код остатка 3
3.7 Конвертер последовательного линейного кода для передачи данных
3.7.1 Пример проектирования: реализация последовательного преобразования линейного кода с помощью автомата Мили
3.7.2 Пример конструкции: использование конечного автомата Мура для реализации преобразования последовательного линейного кода
3.8 Упрощение состояния и эквивалентное состояние
Рекомендации
упражнение
Глава 4. Введение в Verilog Logic Design.
4.1 Структурная модель комбинаторной логики
4.1.1 Примитивы Verilog и инкапсуляция дизайна
4.1.2 Структурированная модель Verilog
4.1.3 модульный порт
4.1.4 Языковые правила
4.1.5 Нисходящая конструкция и гнездование модулей
4.1.6 Иерархия проектирования и структуры исходного кода
4.1.7 Верилог-вектор
4.1.8 Структурированные соединения
4.2 Методы проверки и тестирования логической системы
4.2.1 Четырехзначная логика и анализ сигналов в Verilog
4.2.2 Метод испытания
4.2.3 Генератор сигналов испытательной платформы
4.2.4 Моделирование, управляемое событиями
4.2.5 Тестовый шаблон
4.2.6 Числа фиксированной длины
4.3 Задержка распространения
4.3.1 Инерционная задержка
4.3.2 Задержка передачи
4.4 Модель таблицы истинности Verilog для комбинаторной и последовательной логики
Рекомендации
упражнение
Глава 5. Логическое проектирование с использованием моделей комбинаторной и последовательной логики поведенческого уровня.
5.1 Моделирование поведения
5.2 Краткое введение в типы данных для моделирования на уровне поведения
5.3. Модели комбинаторной логики на уровне поведения, основанные на булевых уравнениях
5.4 Задержка распространения и непрерывное назначение
5.5 Защелки и схемы, чувствительные к уровню в Verilog
5.6 Модели периодического поведения триггеров и защелок
5.7 Периодическое поведение и обнаружение края
5.8 Сравнение подходов к поведенческому моделированию
5.8.1 Модель непрерывного назначения
5.8.2 Модель уровня передачи данных/регистров
5.8.3 Модели на основе алгоритмов
5.8.4 Имена портов: вопрос стиля
5.8.5 Моделирование с поведенческой моделью
5.9. Поведенческие модели мультиплексоров, кодеров и декодеров
5. Модель потока данных регистра сдвига с линейной обратной связью.
5.11 Модель цифровой машины с использованием алгоритма цифр
5.11.1 Модель повторного использования и параметризации IP (интеллектуальная собственность)
5.11.2 Тактовый генератор
5.12 Конечный автомат многоцикловой работы
5.13 Функции и задачи проектной документации: хитро или глупо?
5.13.1 Задачи
5.13.2 Функции
5.14 Алгоритмическая схема конечного автомата для поведенческого моделирования
5.15 Диаграмма АСМД
5.16 Модели поведения счетчиков, регистров сдвига и банков регистров
5.16.1 Счетчики
5.16.2 Регистры сдвига
5.16.3 Группа регистрации и массив регистрации (память)
5.17 Dejitter Switch, метастабильность и синхронизация устройства для асинхронных сигналов
5.18 Пример конструкции: сканер клавиатуры и кодировщик
Рекомендации
упражнение
Глава 6 Синтез комбинационной и последовательной логики
6.1 Общее введение
6.1.1 Логический синтез
6.1.2 Синтез RTL
6.1.3 Синтез
6.2 Синтез комбинаторной логики
6.2.1 Синтез приоритетных структур
6.2.2 Использование логики незначительно
6.2.3 Unit ASIC и обмен ресурсами
6.3 Синтез последовательной логики с защелками
6.3.1 Непреднамеренный синтез защелков
6.3.2 Преднамеренный синтез защелков
6.4 Синтез устройств с тремя состояниями и шинных интерфейсов
6.5 Синтез логики времени с триггерами
6.6 Синтез явных автоматов
6.6.1 Синтез преобразователей BCD/Остаток 3
6.6.2 Пример проекта: синтез преобразователя NRZ-кода типа Мили/Манчестерского линейного кода
6.6.3 Пример конструкции: синтез преобразователя NRZ-кода Мура/Манчестерского линейного кода
6.6.4 Пример конструкции: синтез детектора последовательности
6.7 Регистровая логика
6.8 Кодирование статуса
6.9 Синтез неявных конечных автоматов, регистров и счетчиков
6.9.1 Неявный конечный автомат
6.9.2 Синтез счетчика
6.9.3 Синтез регистров
6. Сброс
6.11 Комплексные закрытые часы и часы включены
6.12 Прогнозирование синтетических результатов
6.12.1 Синтез типов данных
6.12.2 Группировка операторов
6.12.3 Замена выражения
6.13 Синтез циклов
6.13.1 Статическая петля без внедренного управления синхронизацией
6.13.2 Статические петли со встроенным контролем времени
6.13.3 Статическая петля без внедренного контроля времени
6.13.4 Статические петли со встроенным контролем времени
6.13.5 Замените несинтезируемый петлю на государственную машину
6.14 Ловушки проектирования, которых следует избегать
6.15 Разделение и объединение: разделение проекта
Рекомендации
упражнение
Глава 7 Проектирование и синтез контроллеров путей передачи данных
7.1 Разделение последовательных автоматов
7.2 Пример конструкции: двоичный счетчик
7.3 Проектирование и синтез машины с хранимой программой RISC
7.3.1 RISCSPM: процессор
7.3.2 RISCSPM: ALU
7.3.3 RISCSPM: Контроллер
7.3.4 RISCSPM: набор команд
7.3.5 RISCSPM: конструкция контроллера
7.3.6 RISCSPM: выполнение программы
7.4 Пример конструкции: UART
7.4.1 Работа UART
7.4.2 Uart Sender
7.4.3 Приёмник UART
Рекомендации
упражнение
Глава 8. Программируемая логика и устройства памяти.
8.1 Программируемые логические устройства
8.2 Устройства хранения данных
8.2.1 Память только для чтения
8.2.2 Программируемый ПЗУ (выпускной вечер)
8.2.3 Стираемое ПЗУ
8.2.4 Реализация комбинированной логики на основе ПЗУ
8.2.5 Задачи системы Verilog System для ПЗУ
8.2.6 Сравнение ПЗУ
8.2.7 Конечный автомат на основе ПЗУ
8.2.8 Флэш-память
8.2.9 Статическая память (SRAM)
8.2. Сегнетоэлектрическая энергозависимая память.
8.3 программируемый логический массив (PLA)
8.3.1 Минимизация PLA
8.3.2 Моделирование PLA
8.4 Логика программируемой массивы (PAL)
8.5 Программируемость PLD
8.6 Сложные программируемые логические устройства
8.7 Полевой программируемый массив ворот
8.7.1 Роль FPGA на рынке ASIC
8.7.2 Технология FPGA
8.7.3 FPGA серии Xilinx Virtex
8.8 Встроенное программируемое IP-ядро для системы на чипе (SOC)
8.9 Процесс проектирования FPGA на основе Verilog
8. Синтез ПЛИС
Рекомендации
Связанный сайт
Упражнения и обучение проектированию на основе FPGA
Глава 9 Алгоритмы и архитектура цифровых процессоров
9.1 Алгоритмы, вложенные циклы программ и графы потоков данных
9.2 Пример дизайна: конвертер изображений полутоновых пикселей
9.2.1 Разработка прототипа преобразователя изображений полутоновых пикселей
9.2.2 Архитектура преобразователя полутоновых пиксельных изображений на основе NLP
9.2.3 Архитектура небольшого параллельного процессора для преобразователей полутоновых пиксельных изображений
9.2.4 Преобразователи изображений полутоновых пикселей: компромиссы при проектировании
9.2.5 Структура графа потока данных с обратной связью
9.3 Цифровые фильтры и сигнальные процессоры
9.3.1 КИХ-фильтр
9.3.2 Процесс проектирования цифровых фильтров
9.3.3 БИХ-фильтр
9.4 Создание модели базовой вычислительной единицы процессора сигнала
9.4.1 Интегратор (аккумулятор)
9.4.2 Дифференциаторы
9.4.3 Фильтры децимации и интерполяции
9.5 Структура трубопровода
9.5.1 Пример конструкции: конвейерный сумматор
9.5.2 Пример конструкции: конвейерный КИХ-фильтр
9.6 Кольцевой буфер
9.7 Асинхронные FIFO—— проблемы синхронизации между доменами часов
9.7.1 Упрощенный асинхронный FIFO
9.7.2 Синхронизация асинхронных FIFO
Рекомендации
упражнение
Глава Архитектура арифметического процессора
.1 Представление чисел
.1.1 Исходное кодовое представление отрицательных целых чисел
.1.2 Представление отрицательных целых чисел в виде дополнения до единицы
.1.3 Дополняющее представление положительных и отрицательных чисел
.1.4 Представление десятичных дробей
.2 Аддитивная функциональная единица
.2.1 Сумматор пульсационного переноса
.2.2 Сумматор с упреждающим переносом
.2.3 переполнение и недостаток
.3 Блок функции операции умножения
.3.1 Комбинация (параллельная) двоичный мультипликатор
.3.2 Двоичный множитель синхронизации
.3.3 Проектирование временного множителя: иерархическая декомпозиция
.3.4 Конструкция контроллера на основе STG
.3.5 Высокоэффективное множитель бинарных времен на основе STG
.3.6 Последовательный двоичный умножитель на основе ASMD
.3.7 Высокоэффективное бинарное множитель времени на основе ASMD
.3.8 Краткое описание тракта данных на основе ASMD и конструкции контроллера
.3.9 Множитель синхронизации тонкого регистра
.3. Неявный двоичный умножитель конечного автомата
.3.11 Множитель времени алгоритма стенда
.3.12-битное парное кодирование
.4 Умножение бинарного номера подписано
.4.1 Производство подписанных чисел: умножено на отрицательный, множитель на положительный
.4.2 Произведение подписанных чисел: умноженное как положительное, множитель как отрицательный
.4.3 Продукт подписанных чисел: умноженные и множитель являются отрицательными.
.5 Десятичное умножение
.5.1 Подписанные десятичные знаки: умноженное и множитель
.50.
.5.3 Подписанные десятичные десятичные коэффициенты: умножены как положительный, мультипликатор как отрицательный
.5.4 Подписанные десятичные знаки: умноженные и мультипликаторы отрицательны
.6 Функциональный блок деления
.6.1 Разделение бинарных чисел без подписи
.6.2 Эффективное разделение бинарных чисел без знака
.6.3 Делитель времени с тонким регистром
.6.4 Отдел подписанных двух чисел (комплемент)
.6.5 Знаковые вычисления
Рекомендации
упражнение
Задачи по проектированию синтеза после главы 1
11.1 Проверка проекта после синтеза
11.2 Проверка времени после синтеза
11.2.1 Статический временной анализ
11.2.2 Характеристики синхронизации
11.2.3 Факторы, влияющие на время
11.3 Устранение нарушений синхронизации в ASIC
11.4 Ложные пути
11.5 Системные задачи для проверки времени
11.5.1 Проверка времени: установление условий времени
11.5.2 Проверка времени: соблюдение временных ограничений
11.5.3 Проверка времени: ограничения установки и удержания
11.5.4 Проверка тактового сигнала: ограничения ширины импульса
11.5.5 Проверка синхронизации: ограничения на рассогласование сигнала
11.5.6 Проверка времени: период часов
11.5.7 Проверка времени: время восстановления
11.6 Моделирование неисправностей и заводские испытания
11.6.1 Дефекты и неисправности цепи
11.6.2 Обнаружение неисправностей и тестирование
11.6.3D Метод маркировки
11.6.4.
11.6.5.
11.6.6 Генерация тестов для последовательных цепей
11.7 Моделирование неисправностей
11.7.1 Анализ неисправностей
11.7.2 Моделирование последовательного отказа
11.7.3 Параллельное моделирование неисправностей
11.7.4 Моделирование параллельных неисправностей
11.7.5 Вероятностное моделирование неисправностей
11.8 Порт JTAG и конструкция для тестируемости
11.8.1 Граничное сканирование и порт JTAG
11.8.2 Режим работы JTGA
11.8.3 Регистр JTAG
11.8.4 Инструкция JTAG
11.8.5 Структура TAP
11.8.6 Конечный автомат контроллера TAP
11.8.7 Пример проекта: тестирование JTAG
11.8.8 Пример конструкции: встроенное самотестирование
Рекомендации
упражнение
Приложение Примитивы AVerilog
Приложение Б. Ключевые слова Verilog
Приложение C. Типы данных Verilog
Приложение DVerilog Операторы
Приложение Формальная грамматика языка EVerilog (I)
Приложение F Формальная грамматика языка Verilog (II)
Приложение G. Дополнительные возможности языка Verilog
Приложение H. Типы триггеров и защелок
Приложение IVerilog2001,2005
Приложение J. Интерфейс языка программирования
Приложение K Сопутствующие веб-сайты
Таблица сравнения китайских и английских терминов
На основании требований и характеристик разработки цифровой интегрированной системной системы, в этой книге используется HDL Verilog для моделирования, проектирования и проверки цифровых систем и обеспечивает подробное объяснение ключевых технологий и процессов ASIC/FPGA System Design Design и Design and Design and Engineering и CHIP Design и Разработка, в том числе: передние и задние концы интегрированных систем схемы, таких как моделирование интегрированных систем чипов схемы, компромиссы структуры схемы, технология трубопроводов, многоядерные микропроцессоры, проверка функций, анализ синхронизации, тестовая платформа, моделирование неисправностей, дизайн тестируемости , логический синтез, пост-интегрированная проверка и т. Д. Ключевые технологии и проектирование в области проектирования и реализации.В книге используется большое количество примеров дизайна для описания принципов, основных методов, практических технологий, опыта дизайна и навыков, которые должны соблюдаться при разработке интегрированных систем схем.
Внедрения нет.
Внедрения нет.