Подлинная новая книга SystemVerilog Проверка Платформа тестирования конкурса. Второе издание китайской версии Stipiel System Verilog Verifice Язык.
Вес товара: ~0.7 кг. Указан усредненный вес, который может отличаться от фактического. Не включен в цену, оплачивается при получении.
Описание товара
Основная информация
Название: Проверка SystemVerilog
Оригинальная цена: 55 Юань
Автор: (MEI) Крис&миддот; Написано Спиром, переведено Чжан Чуном и др.
Пресса: Science Press
Дата публикации: 2009-9-1
ISBN: 9787030253064
Слова: 541000
Номер страницы: 365
Издание: 1
Переплет: мягкая обложка
Открыто: 16
Товарный вес:
Выбор редактора
Эту книгу можно использовать в качестве предварительного чтения для изучения языка проверки System Verilog.Книга описывает, как работает язык, и содержит множество примеров, демонстрирующих, как использовать методы объектно-ориентированного программирования (ООП) для создания базового, управляемого покрытием и ограниченного случайного многоуровневого тестового стенда.В этой книге содержится множество вводных советов по созданию тестового стенда, которые помогут вам понять, почему вам следует использовать концепции классов, рандомизации и функционального покрытия.Освоив язык, вы сможете узнать больше о построении тестовых стендов из методических книг, перечисленных в ссылках.
Оглавление
Глава 1 Проверка Введение
1.1 Процесс проверки
1.1.1 тесты на разных уровнях
1.1.2 План проверки
1.2 Методология проверки
1.3 Функция базовой тестовой платформы
1.4 Обработка теста
1.5 Метод науки Основы
1.6 Случайные стимулы сдержанных
1.7 Какой у вас случайный объект
1.7.1 Конфигурация оборудования и среды
1.7.2 Введите данные
1.7.3 Соглашение ненормальное, неправильное и нарушение
1.7.4 Задержка и синхронизация
1.7.5 Параллельный случайный тест
1,8 Скорость покрытия функций
1.8.1 От функционального покрытия до стимулирующей обратной связи
1.9 Компонент тестовой платформы
1.10 Слоистая тестовая платформа
1.10.1 Платформа тестирования не слоистой
1.10.2 Сигнальный и командный слой
1.10.3 Функциональный слой
1.10.4 Стандартный слой
1.10.5 Уровень тестирования и скорость покрытия функций
1.11 Установить слоистую тестовую платформу
1.11.1 Создайте простой драйвер
1.12 Стадия симуляционной среды
1.13 Максимизация повторного использования кода
1.14 Производительность тестовой платформы
1.15 Заключение
Глава 2 Типы данных
2.1 Встроенный -в типе данных
2.1.1 Тип логики (логика)
2.1.2 Двойной тип данных
2.2 Массив с фиксированной шириной
2.2.1 Оператор и инициализация массива с фиксированной шириной
2.2.2 Постоянный массив
2.2.3 Основные операции массива—&-for и foreach
2.2.4 Основные операции массива—&- Скопируйте и сравните.
2.2.
2.2.6 Массив слияний
2.2.7 Примеры слияния массива
2.2.8 Выбор объединенных и необъединенных массивов
2.3 Динамический массив
2.4 очередь
2.5 Асвязанный массив
2.6 Ссылки
2.7 Метод массива
2.7.1 Метод сокращения массива
2.7.2 Метод позиционирования массива
2.7.3 Сортировка массива
2.7.4 Используйте метод позиционирования массива, чтобы установить доску для оценки
2.8 Выберите тип хранения
2.8.1 Гибкость
2.8.2 Сумма недвижимости
2.8.3 Скорость
2.8.4 Сортировка
2.8.5 Выберите лучшую структуру данных
2.9 Создайте новый тип с использованием Typedef
2.10 Создать пользовательскую структуру
2.10.1 Используйте стойку для создания нового типа
2. 10.2 Инициализация структуры
2.10.3 Создайте комбинацию, которая может вместить разные типы
2.10.4 Структура слияния
2.10.5 Выбор между объединенными и неслитыми структурами
2.11 Тип преобразования
2.11.1 Статическое преобразование
2.11.2 Динамическое преобразование
2.11.3 Оператор потоковой передачи
2.12 иен
2.12.1 Определить значение перечисления
2.12.2 Подпрограммы типа
2.12.3 Преобразование типа
2.13 Постоянная
2.14 строка
2.15 Ширина выражения
2.16 Заключение
Глава 3 Распределение процесса и программа
3.1 оператор процесса
3.2 Задачи, функции и недействительные функции
3.3 Сводка задач и функции
3.3.1 Снимите начало в подпрограмме.....конец
3.4 Параметры подпрограммы
3.4.1 C Параметры подпрограммы стиля языка
3.4.2 Направление параметра
3.4.3
3.4.4 Значение по умолчанию параметров
3.4.5 Используйте имена для передачи параметров
3.4.6 Общие ошибки кода
3.5 Вернуться к подпрограмме
3.5.1 Оператор возврата
3.5.2 Верните массив из функции
3.6 Локальное хранение данных
3.6.1 Автоматическое хранение
3.6.2 Инициализация переменных
3.7 Временное значение
3.7.1 Временная единица и точность
3.7.2 Временные параметры
3.7.3 Время и переменные
3.7.4 Сравнение времени $ и в реальном времени
3.8 Заключение
Глава 4 Дизайн соединения и тестовая платформа
4.1 Разделите тестовую платформу и дизайн
4.1.1 Связь между тестовой платформой и DUT
4.1.2 Связь с портами
4.2 Интерфейс
4.2.1 Используйте интерфейс, чтобы упростить соединение
4.2.2 Интерфейс подключения и порт
4.2.3 Используйте Modport, чтобы группировать сигнал в интерфейсе
4.2.4 Используйте Modport в дизайне шины
4.2.5 Создание модуля мониторинга интерфейса
4.2.6. Преимущества и недостатки интерфейса
4.2.7 Больше боковых и информации
4.3 Предисловие
4.3.1 Используйте блоки тактовых блоков, чтобы контролировать время синхронных сигналов
4.3.2 Сравнение логики и проводов в интерфейсе
4.3.3 Время Verilog
4.3.4 Конкурентный статус тестовой платформы One Design Room
4.4.4 Программные блоки (программа блока) и TimingRegion
4.3.6 Конец симуляции
4.3.7 Задержка между назначенными платформами проектирования и тестирования
4.4 Драйвер и выборка интерфейса
4.4.1 Синхронизация интерфейса
4.4.2 Отбор проб интерфейса
4.4.3 Драйвер сигнала интерфейса
4.4.4 Сигналы интерфейса привода через блоки часов
4.4.5 Двухчастотный сигнал в интерфейсе
4.4.6 Почему в программе4.4.7 Тактовый генератор
4.5 Подключите эти модули
4.5.1 Интерфейс в списке портов должен быть подключен
4.6 Домен действия верхнего слоя
4.7 Программа——Взаимодействие модулей
4.8 утверждения systemverilog
4.8.1 Непосредственное утверждение (немедленное утверждение)
4.8.2 Индивидуальные утверждения
4.8.3 Параллелизм
4.8.4 Для дальнейшего обсуждения утверждения
4.9 Четырехпортовый банкоматный маршрутизатор
4.9.1 Маршрутизатор ATM, использующий порты
4.9.2 Использование списка сетей верхнего уровня ATM порта
4.9.3 Упростить соединение с интерфейсом
4.9.4 атм-интерфейс
4.9.5 Модель маршрутизатора ATM с использованием интерфейсов
4.9.6 Порядок сети верхнего уровня банкомата с использованием интерфейса
……
Глава 5 Основа по программированию для объекта
Глава 6 Рандомизация
Глава 7 Связь между потоками и потоками
Глава 8 Руководство по расширенным навыкам для объекта -ориентированного программирования
Глава 9 скорость покрытия функций
Глава 10 Усовершенствованный интерфейс
Глава 11 Полная тестовая платформа Verilog системы
Глава 12 Интерфейс между системой verilog и языком c>
4.4.7 Тактовый генератор
4.5 Подключите эти модули
4.5.1 Интерфейс в списке портов должен быть подключен
4.6 Домен действия верхнего слоя
4.7 Программа——Взаимодействие модулей
4.8 утверждения systemverilog
4.8.1 Непосредственное утверждение (немедленное утверждение)
4.8.2 Индивидуальные утверждения
4.8.3 Параллелизм
4.8.4 Для дальнейшего обсуждения утверждения
4.9 Четырехпортовый банкоматный маршрутизатор
4.9.1 Маршрутизатор ATM, использующий порты
4.9.2 Использование списка сетей верхнего уровня ATM порта
4.9.3 Упростить соединение с интерфейсом
4.9.4 атм-интерфейс
4.9.5 Модель маршрутизатора ATM с использованием интерфейсов
4.9.6 Порядок сети верхнего уровня банкомата с использованием интерфейса
……
Глава 5 Основа по программированию для объекта
Глава 6 Рандомизация
Глава 7 Связь между потоками и потоками
Глава 8 Руководство по расширенным навыкам для объекта -ориентированного программирования
Глава 9 скорость покрытия функций
Глава 10 Усовершенствованный интерфейс
Глава 11 Полная тестовая платформа Verilog системы
Глава 12 Интерфейс между системой verilog и языком c
4.4.7 Тактовый генератор
4.5 Подключите эти модули
4.5.1 Интерфейс в списке портов должен быть подключен
4.6 Домен действия верхнего слоя
4.7 Программа——Взаимодействие модулей
4.8 утверждения systemverilog
4.8.1 Непосредственное утверждение (немедленное утверждение)
4.8.2 Индивидуальные утверждения
4.8.3 Параллелизм
4.8.4 Для дальнейшего обсуждения утверждения
4.9 Четырехпортовый банкоматный маршрутизатор
4.9.1 Маршрутизатор ATM, использующий порты
4.9.2 Использование списка сетей верхнего уровня ATM порта
4.9.3 Упростить соединение с интерфейсом
4.9.4 атм-интерфейс
4.9.5 Модель маршрутизатора ATM с использованием интерфейсов
4.9.6 Порядок сети верхнего уровня банкомата с использованием интерфейса
……
Глава 5 Основа по программированию для объекта
Глава 6 Рандомизация
Глава 7 Связь между потоками и потоками
Глава 8 Руководство по расширенным навыкам для объекта -ориентированного программирования
Глава 9 скорость покрытия функций
Глава 10 Усовершенствованный интерфейс
Глава 11 Полная тестовая платформа Verilog системы
Глава 12 Интерфейс между системой verilog и языком c>
Краткое содержание
В этой книге объясняется принцип работы языка SystemVerilog, представлены методы и концепции тестирования, такие как классы, рандомизация и функциональное покрытие, а также содержится множество рекомендаций по созданию тестовой платформы. В этой книге используется большое количество примеров, иллюстрирующих различные методы проверки SystemVerilog и способы выбора оптимального метода в соответствии с реальной ситуацией приложения для достижения максимально возможного охвата.Более того, основное внимание уделяется демонстрации того, как использовать методы объектно-ориентированного программирования (ООП) для создания базовой случайной иерархической тестовой платформы, основанной на покрытии и ограничениях.Кроме того, также обсуждается технология интерфейса между SystemVerilog и языком C.
Эту книгу могут использовать специалисты по схемотехнике, имеющие определенные основы программирования Vetilog, а также ее можно использовать в качестве справочника для студентов, изучающих электронику, автоматизацию и информатику в колледжах и университетах.
......