[2022 Новая книга] Анализ и практика статического времени в дизайне IC Chip STA ASIC FPGA EDA Интегрированная цепная цепь Проекти
Вес товара: ~0.7 кг. Указан усредненный вес, который может отличаться от фактического. Не включен в цену, оплачивается при получении.
Описание товара
Оглавление |
Слова переводчика Предисловие Глава 1 Введение 1.1 Нанометровые конструкции 1.2 Что такое sta 1.3 Почему STA? Шампуры и шум 1.4 Процесс проектирования 1.4.1 CMOS Digital Design 1.4.2 FPGA Design 1.4.3 Асинхронные дизайны 1,5 STA на разных этапах 1.6 Ограничения STA 1.7 Рассмотрение энергопотребления 1.8 В отношении рассмотрения надежности 1.9 Эта книга, как правило, Глава 2 концепция STA 2.1 CMOS Logic Design 2.1.1 Основная структура MOS 2.1.2 CMOS Logic Door 2.1.3 Стандартный блок 2.2 Моделирование блок CMOS 2.3 Переключение формы волны 2.4 Задержка распространения 2.5 Коэффициент конверсии формы волны 2.6 Съемка между сигналами 2.7 ГРМ АРК И МОНОЗОНИЧНОСТЬ 2.8 Минимальный и максимальный путь времени 2.9 Bell Domain 2.10 Условия работы Глава 3 Стандартная библиотека единиц 3.1 PIN -емкость 3.2 моделирование времени -заказ 3.2.1 Линейная модель времени 3.2.2 Модель нелинейной задержки Пример проверки нелинейной модели задержки 3.2.3 Пороговая спецификация и снижение коэффициента конверсии 3.3 3.3.1 модель задержки и коэффициента конверсии Положительные единицы или отрицательный монокулярный тонус 3.3.2 Общий логический блок комбинации (комбинированный блок) 3.4 модель модели времени - 3.4.1 Синхронная проверка: установление времени и технического обслуживания Примеры установления времени проверки и технического обслуживания. Установить отрицательную ценность в проверке времени и поддерживать проверку времени 3.4.2 Асинхронная проверка Восстановите время и время удаления Проверка ширины пульса Экспертиза времени восстановления, времени удаления и проверки ширины импульса 3.4.3 Задержка связи 3.5 модель времени, связанная с связанным с состоянием Разные или дверные, разные или не -турнирные и временные устройства 3.6 Модель интерфейса модели черного ящика (черный ящик) 3.7 3.7.1 ПИН -емкость приемника Укажите емкость на уровне PIN Укажите емкость на то время, когда посторонний уровень заказа 3.7.2 Выходной ток 3.7.3 Модель анализа шума строк ОКРУГ КОЛУМБИЯ Выходное напряжение Шум распространения Модель шума двухуровневого блока Многоуровневое устройство и модель шума синхронизации 3.7.4 Другие модели шума 3.8 Модель энергопотребления 3.8.1 Динамическое энергопотребление (активная мощность) Рассчитано ли потребление мощности часового штифта? 3.8.2 Утечка мощности 3.9 Другие атрибуты в библиотеке устройства Регулирующий Функциональная спецификация Состояние SDF 3.10 Особенности и условия работы Что такое переменная процесса? 3.10.1 Используйте коэффициент K, чтобы уменьшить освобождение 3.10.2 Библиотечный блок Глава 4 Параметры взаимосвязи 4.1 пересечение RLC (индуктивность и емкость сопротивления) T модель PI модель 4.2 Модель нагрузки линии (модель Wireload) 4.2.1 Дерево взаимодействия 4.2.2 Указание модели нагрузки линии 4.3 Метод извлечения паразитических параметров 4.3.1 Подробный стандартный формат формата параметров 4.3.2 Формат формата параметров потоковой передачи 4.3.3 Стандартный формат обмена паразитными параметрами 4.4 Способ представить конденсатор с муфтом 4.5 иерархический метод проектирования Блок реплицируется в макете 4.6 Уменьшите паразитические параметры ключевых линий (сетки) Уменьшить сопротивление соединения Увеличьте расстояние между проводками Паразитные параметры связанной маршрутизации Глава 5 Расчет задержки 5.1 Обзор 5.1.1 Основа расчета задержки 5.1.2 Расчет с отсроченным соединением Pre -layout Последовательность после макета 5.2 Единая задержка с использованием эффективной емкости 5.3 Задержка взаимосвязи Элмор Модель задержки Оценка задержки с высоким уровнем взаимодействия Весь расчет задержки чипа 5.4 Удар слияния 5,5 различных порогов скорости конверсии 5.6 Различные домены напряжения (домены напряжения) 5.7 Расчет задержки пути 5.7.1 Расчет комбинированного логического пути 5.7.2 Путь от триггера Введите на путь триггера Триггер, чтобы запустить путь 5.7.3 Multi -Path 5.8 Расчет (Slack) Расчет Глава 6 Строка и шум 6.1 Обзор 6.2 Строковой анализ Bonderal 6.2.1 Фонд 6.2.2 Тип заусенцев (глюка) Вставать и падать на заущин Перевернуть и недостаточно 6.2.3 Порог и распространение заусенцев Порог постоянного тока (порог постоянного тока) Порог переменного тока (порог переменного тока) 6.2.4 Совокупный шум с мульти -инфрингеры 6.2.5 Корреляция времени агрессора 6.2.6 Функциональная корреляция жертв 6.3 Анализ задержки полос 6.3.1 Фонд 6.3.2 положительное нарушение строки и отрицательное нарушение строки 6.3.3 Накопление больших нарушителей 6.3.4 Корреляция времени захватчиков и жертв 6.3.5 Функциональная корреляция между жертвами и жертвами 6.4 Рассмотрим анализ времени задержки нарушения строки 6.4.1 Анализ времени создания 6.4.2. 6.5 Вычисление сложности Иерархический дизайн и анализ Фильтр конденсатора муфты 6.6 Технология избегания шума Глава 7 Конфигурация STA среда 7.1 Какова среда STA 7.2 Укажите часы 7.2.1 Неопределенность часов 7.2.2 Задержка часов (задержка часов) 7.3 Сгенерированные часы Примеры основных часов на выходе блока управления дверями часов Используйте опцию Invert для генерации часов Часы задерживаются часами Типичная сцена генерации часов 7.4. 7.5. Пример а Пример б Пример c 7.6 Time -Secredential Path Group Group 7.7 Моделирование внешнего атрибута 7.7.1 Моделирование способности вождения 7.7.2 Моделирование нагрузки конденсатора 7.8 Проверка правил проектирования 7.9 Виртуальные часы 7.10 Идеальный анализ времени 7.10.1 Укажите неверный сигнал (неактивные сигналы) 7.10.2. Прерывают дугу ГРМ внутри устройства 7.11 точек уверенности точковой точки 7.12 Сегментация пути ГЛАВА 8 ВРЕМЯ -Проверка заказа 8.1 Инспекция времени установления 8.1.1 Путь от триггера к триггеру 8.1.2 Введите путь триггера Путь ввода с настоящими часами 8.1.3 Путь триггера к выходу 8.1.4 Вход в выходной путь 8.1.5 Частотная гистограмма 8.2 Проверка времени 8.2.1 Путь от триггера к триггеру Поддерживать расчет времени по времени 8.2.2 Введите путь триггера 8.2.3 Путь триггера к выходу Триггер реальных часов к выходному пути 8.2.4 Вход в выходной путь 8.3 Многочисленные пути (многоклетные пути)) Часы 8.4 ложный путь (ложный путь) 8.5 Half-Gucle Path) 8.6 Проверка времени удаления 8.7 Проверка времени восстановления 8.8 Урегулирование домена часов. 8.8.1 Медленный домен часов до быстрого домена часов 8.8.2 Быстрый домен часов, чтобы замедлить домен часов 8.9 Пример Половина -cycle -example 1 Половина -cycle -example 2 Быстрый домен часов, чтобы замедлить домен часов Медленный домен с часами до быстрого часа домен 8,10 раз больше часов 8.10.1 целочисленное время 8.10.2 НЕ -ВРЕМЕНИ 8.10.3 Фазовый сдвиг Глава 9 Анализ интерфейса 9.1 IO интерфейс 9.1.1 Входной интерфейс Ограничение волн на входном порту Ограничение задержки пути на входном порту 9.1.2 Выходной интерфейс Ограничение формы сигнала выходного сигнала Выходная задержка внешнего пути 9.1.3 9.2 Интерфейс SRAM 9.3 DDR SDRAM Интерфейс 9.3.1 Цикл чтения 9.3.2 Цикл письма Случай 1: 2 раза часа внутри Ситуация 2: Внутренние часы частоты в 1 раза 9.4 Интерфейс видео DAC Глава 10: Разальная проверка 10.1 OCV С анализом OCV в худшем случае PVT OCV, который проверяет время 10.2 время -заимствование заказов Нет примера заимствования времени Иногда пример позаимствовал Иногда пример порядка порядка 10.3 Данные для проверки данных 10.4 НЕ- последовательная проверка пути 10.5 Проверка стробирования часов Высокое эффективное управление дверью часами Низкое эффективное управление дверью часами Управление дверью часами с многоуровневым повторным использованием Управление дверью часами с часами 10.6 Управление энергопотреблением 10.6.1 Управление дверью часами 10.6.2 Управление дверью питания 10.6.3 Несколько пороговых блок Модуль с высокой деятельностью с высокой активностью Низкая активность модуля высокой эффективности 10.6.4 смещение ловушки 328 10.7 Backnanotation 10.7.1 SPEF 10.7.2 SDF 10.8 Метод подписи Рабочий режим PVT Craft Corner Анализ мульти -мода и многопроцессовый угол 10.9 Статистический анализ времени Статического времени 10.9.1. Глобальное отклонение ремесла Местное отклонение ремесла Отклонение линии взаимосвязи 10.9.2 Статистический анализ Что такое SSTA? Статистическая хронографская библиотека Статистическое отклонение взаимосвязи SSTA результат 10.10 Время нарушения? Не могу найти путь Часы Антифазные часы генерации Виртуальная потеря задержки часов Большая задержка ввода/вывода Неправильная задержка буфера ввода/вывода Неверное значение задержки Половина пути Большая задержка и большое время преобразования Многочисленные циклы, чтобы сохранить потерянные временные ограничения Путь не оптимизирован Все еще не удовлетворен последовательным путем Если время все еще не удовлетворено? 10.11 Ограничение времени проверки За исключением пути проверки Проверьте домен часов Проверьте ограничения ввода и часов Приложение A SDC A.1 Основная команда A.2 Команда доступа объекта A.3 Ограничение времени A.4 Экологическое командование A.5 Multi -Coltage Command Приложение б Стандартный формат задержки (SDF) B.1 Что это B.2 Формат Задерживать Последовательная проверка Этикетка Последовательная среда B.2.1 Пример Полный Десятичный счетчик B.3 Анти -стандартный процесс B.3.1 Verilog HDL B.3.2 VHDL B.4 Пример картирования Задерживать Введите время учреждения Введите время обслуживания Введите время и время технического обслуживания Введите время восстановления Введите время удаления цикл Ширина пульса Введите время смещения Установление времени без изменения Держите время, чтобы поддерживать время Задержка порта Линейная задержка Задержка пути взаимосвязи Задерживать B.5 Полная грамматика Приложение c Стандартный формат обмена параметров (Стандартный формат паразитического обмена (SPEF)) C.1 Основы C.2 Формат C.3 Полная грамматика Библиография |
краткое введение |
Эта книга глубоко вводит базовый метод знаний и применения проверки времени с помощью статического анализа времени в проектировании чипов, который включает в себя важную проблему срока конструкции схемы нано -уровня, включая взаимосвязанные модели соединения, расчет времени и нарушения струн. Метод последовательного осмотра времени в различных процессах, средах, соединения и изменения в фильме (OCV).Проверка времени иерархических блоков, полных чипов и специальных интерфейсов ввода -навода вводится подробно, а полное введение в формат SDC, SDF и SPEF обеспечивает полное введение. Эта книга подходит для профессионалов, занимающихся дизайном чипов и проверкой времени ASIC, а также для студентов и учителей из логики и дизайна чипов.Независимо от того, является ли это статическим анализом времени или профессионалом, который опытный в статическом анализе времени, эта книга является отличным учебником или справочным материалом. |
