8 (905) 200-03-37 Владивосток
с 09:00 до 19:00
CHN - 1.14 руб. Сайт - 17.98 руб.

Подлинное распределение] Цифровой VLSI CHIP Design-Uper-Cadence и Senopsys CAD Tools (US) Brucane, Chow Yunde Translation Electronic Industry Press 9787121096075

Цена: 3 579руб.    (¥199)
Артикул: 5122174588

Вес товара: ~0.7 кг. Указан усредненный вес, который может отличаться от фактического. Не включен в цену, оплачивается при получении.

Этот товар на Таобао Описание товара
Продавец:安倍优佳图书专营店
Адрес:Пекин
Рейтинг:
Всего отзывов:0
Положительных:0
Добавить в корзину
Другие товары этого продавца
¥6108руб.
¥44.37798руб.
¥43774руб.
¥406.27 276руб.
  • Информация о товаре
  • Фотографии
[Пожалуйста, внимательно прочитайте это перед съемкойУведомление о покупке и объявление о магазинеСпасибо за ваше сотрудничество!]Книга книг:
Изначальная цена:59
Заголовок:Цифровые инструменты VLSI CHIP-дизайна Cadence и Senopsys CAD
ISBN (номер книги):978-7-121-09607-5
Автор:(США) Бруфан, переведенный Чжоу Рунде
Издательство:Электронная промышленная пресса
Дата публикации:Ноябрь 2009 г. издание 1
Версия:1
Количество страниц:
формат:16
Фрагментация:Оплата в мягкой обложке
Детали книги:

краткое введение:

Эта книга представляет, как использовать инструменты CADENCE и Synopsys CAD для фактического проектирования цифровых чипов VLSL.Читатели могут постепенно изучать эти инструменты CAD через эту книгу и использовать это программное обеспечение для разработки цифровых интегрированных микросхем для производителя.Содержание этой книги расположено в соответствии с процессом проектирования интегрированной схемы, включая платформу проектирования CAD, вход схемы схемы, моделирование VEFIL09, редактирование макета, стандартную конструкцию блока, моделирование и моделирование гибридного сигнала цифровой модели, представление единиц и конструкция библиотеки, VEFILOG COMPLESS, генерация абстрактной формы, абстрактная форма и абстрактная форма, абстрактная форма, инструменты макета и сборка чипов;Эта книга может использоваться с учебниками, связанными с теорией проектирования интегрированной схемы.

Оглавление

Глава 1 Введение
1.1 Процесс инструментов CAD
1.1.1 Индивидуальный процесс проектирования VLSL и устройства
1.1.2 -Устройство / модульное процесс ASIC MODULE
1.2 Содержание этой книги
1.3 о недостатках инструментов
1.4 Настройки инструмента и сценарии выполнения
1.5 Соглашение об использовании шрифтов
Глава 2 Платформа дизайна Cadence DFIL и начальная команда ICFB
2.1 Платформа дизайна каденции
2.2 Начать каденция
2.3 Резюме
Глава 3 Принципы композитора ввода
3.1 Запустите каденцию, чтобы создать новую рабочую библиотеку
3.2 Установить новое устройство
3.2.1 Установить полное представление карты принципа
3.2.2 Установите символ доклада
3.2.3 Используйте полную сумма
3.3 Карта класса хрустальной трубки
3.4 Принцип печати диаграмма
3.4.1 Измените файл печати скрипта
3.5 Правила именования переменных, портов и единиц
3.6 Резюме
Глава 4 Моделирование Verilog
4.1 Verilog моделирование принципов композитора
4.1.1 Используйте схема моделирования Verilog.xl
4.1.2 Принципиальная диаграмма с моделированием NC_VERILOG
4.2 Поведенческий код Verilog Code в инструментах композитора
4.2.1. Сгенерировать представление уровня поведения
4.2.2. Смодели по поведению. Просмотр уровня поведения
4.3 Независимое моделирование Verilog
4.3.1 Verilog—XL
4.3.2 NCVerilog
4.3.3 VCS
4.4 Последовательность в моделировании Verilog
4.4.1 Сравнение уровня поведенческого уровня и кристаллического переключения труб
4.4.2 Время поведенческой логики дверей
4.4.3 Стандартный заказ формата времени задержки.
4.4.4 Последовательность транзисторов
4.5 Резюме
Глава 5 Редактор Virtuos0
5.1 Схема схема антифазного устройства
5.1.1 Начать ICFB от Cadence
5.1.2 Установите схематическую диаграмму антифазного устройства
5.1.3 Установите символ антифазного устройства
5.2 Пейзаж обратной фазы
5.2.1 Установите новый вид макета
5.2.2 Нарисуйте ноль'
5.2.3 Нарисуйте транзистор PMOS
5.2.4 Используйте транзистор для сборки антифазного устройства
5.2.5 Установить слоистый метод с помощью слоистого метода
5.2.6 Команда Virtuos0
5.3 Печать дамы
5.4 Проверка правил проектирования
5.4.1 Проверка правил дизайна Diva
5.5 Сгенерировать вид извлечения
5.6 Управление макетом принципиальной проверки диаграммы
5.6.1. Сгенерируйте аналоговый вид извлечения
5.7. Проектирование полного процесса (пока)
5.8 Резюме
Глава 6 Стандартный шаблон проектирования блока
6.1 Стандартное описание геометрического размера блока
6.2 Стандартная компоновка порта ввода / вывода блока
6.3 Стандартный выбор размера блок транзистора
6.4 Резюме
Глава 7 Симулятор симуляции призрака
7.1 Моделирование принципиальной диаграммы (временное моделирование)
7.2 Моделирование среды моделирования призрака
7.3 Моделирование с представлением конфигурации
7.4 Моделирование, гибридное моделирование чисел
7.4.1 Связанный гибридный моделирование
7.5 Статическое моделирование
7.5.1 Моделирование параметризации
……
Глава 8 Единица Представление
Глава 9 Verilog Controls
Глава 10 Аннотация Поколение
Глава 11 SOC Encounter Mayout Проводка
Глава 12 сборка чипов
Глава 13 Пример дизайна
Приложение
Рекомендации
Глоссарий
[Пожалуйста, внимательно прочитайте это перед съемкойУведомление о покупке и объявление о магазинеСпасибо за ваше сотрудничество!]