Verilog HDL Digital Design and Complose (второе издание) (версия для обучения бакалавриата)
Цена: 772руб. (¥36.5)
Артикул: 614892407228
Вес товара: ~0.7 кг. Указан усредненный вес, который может отличаться от фактического. Не включен в цену, оплачивается при получении.
Описание товараПродавец:当科图书专营店
Рейтинг:
Всего отзывов:0
Положительных:0
Добавить в корзину
Другие товары этого продавца
¥ 98 16.8355руб.
¥19402руб.
¥41.7882руб.
¥22.89484руб.
......
Глава 1 Verilog HDL Digital Design Резюме 2
1.1 История развития технологии CAD Digital Circult Technology 2
1.2 Появление языка оборудования.
1.3 Типичный процесс проектирования 3
1.4 Описание оборудования Язык Значение 4
1.5 Преимущества Verilog HDL 5
1.6 Описание оборудования тенденции развития языка 5
Глава 2 Концепция моделирования уровня 7
2.1 Метод проектирования 7
2.2 Четыре счетчика импульса 8 8
2.3 Модуль 9
2.4 Пример модуля 10
2.5 Композиция логического моделирования 12
2.6 Пример 12
2.7 Резюме 15
2.8 Упражнение 16
Глава 3 Базовая концепция 17
3.1 Cixture действует 17
3.2 Тип данных 20
3.3 Системные задачи и инструкции по компиляции 25
3.4 Резюме 29
3.5 Упражнение 30
Глава 4 Модули и порты 31
4.1 Модуль 31
4.2 Порт 33
4.3 Переименование 38
4.4 Резюме 39
4.5 Упражнение 39
Глава 5 Моделирование на уровне двери 40
5.1 тип двери 40
5.2 задержка двери 50
5.3 Резюме 54
5.4 Упражнение 55
Глава 6 Модель потока данных 56
6.1 Оператор непрерывного назначения 56
6.2 задержка 58
6.3 Экспрессивные, эксплуатационные символы и операции 59
6.4 Операционный символ Тип 60
6.5 Пример 67
6.6 Резюме 74
6.7 Упражнение 74
Глава 7 Моделирование поведения 76
7.1 Заявление о структурном процессе 76
7.2 Заявление о назначении процесса 79
7.3 Контроль времени 83
7.4 Условное утверждение 88
7.5 Многоуровневое предложение филиала 89
7.6 Цикл предложение 91
7.7 Блок последовательности и параллельный блок 94
7.8 Поколение 98
7.9 Пример 103
7.10 Резюме 108
7.11 Упражнение 109
Глава 8 Задача и функция 112
8.1 Различия между задачами и функциями 112
8.2 Задача 113
8.3 Функция 117
8.4 Резюме 121
8.5 Упражнение 122
Глава 9 ТЕХНОЛОГИЯ ПРАКТИЧЕСКОГО МОДЕЛИРОВАНИЯ 123
9.1 Процесс непрерывное назначение 123
9.2 Переписать (перезапись) параметры 125
9.3 Условный компиляция и исполнение 127
9.4 Шкала времени 130
9.5 Обычно используемые системы системы 131
9.6 Резюме 137
9,7 Упражнение 138
Часть 2 Verilog Advanced Theme
Глава 10 последовательность и задержка 142
10.1 тип задержки модели 142
10.2 Модель строительства задержки пути 145
10.3 Проверка времени 151
10.4 Задержка против маркировки 153
10.5 Резюме 154
10.6 Упражнение 154
Глава 11 Моделирование уровня коммутатора 156
11.1 Компоненты моделирования на уровне коммутатора 156
11.2 Пример 160
11.3 Резюме 164
11.4 Упражнение 165
Глава 12 пользователь пользовательский прото -предложение 166
12.1 Основные знания UDP 166
12.2 Указывает UDP 168 комбинированной логики
12.3 UDP 173, что указывает на последовательная логика времени
12.4 Символ аббревиатуры в UDP Таблица 176
12.5 Руководство по дизайну UDP 177
12.6 Резюме 178
12.7 Упражнение 178
ГЛАВА 13 ИНТЕРФЕСС ПРОГРАММИРОВАНИЯ 180
13.1 PLI ИСПОЛЬЗОВАНИЕ 182
13.2 Соединение и звонок PLI Задача 182
13.3 Внутренние данные представляют 184
13.4 PLI Библиотечная программа 185
13.5 Резюме 195
13.6 Упражнение 196
Глава 14 Используйте Verilog HDL для логического синтеза 197
14.1 Что такое логическое всеобъемлющее 197
14.2 Влияние логического синтеза на индустрию цифрового дизайна 199
14.3 Verilog HDL Emplossess 200
14.4 Логический комплексный процесс 204
14.5 Проверка сетевых списков уровня дверей 210
14.6 Логические навыки моделирования 212
14.7 Время -Порядок схемы комплексного примера 217
14.8 Советы 224
14.9 Упражнение 224
Глава 15 Усовершенствованная технология проверки 226
15.1 Традиционный процесс проверки 226
15.2 Устойчивая проверка 234
15.3 Проверка формирования 235
15.4 Резюме 237
Третья часть прикреплена
Приложение A SILLE MODELING и расширенное определение типа сети 240
Приложение B PLI SubRoutine Список 243
Приложение C Ключевые слова, системные задачи и инструкции по компиляции 259
Приложение D Форматирование научной грамматики определение 261
Приложение E Вопросы, связанные с Verilog 290
Приложение F Verilog Пример 293
Ссылки 303
Постмодер переводчика 304
......В этой книге всесторонне изложены важные детали и основные методы проектирования языка Verilog HDL с точки зрения пользователя и подробно представляет основную часть улучшения версии Verilog 2001.Эта книга посвящена тому, как применить язык Verilog для проектирования и проверки цифровых цепей и систем, а не только объяснения грамматики.Книга начинается с основных концепций и постепенно переходит на расширенные темы, такие как интерфейсы языка программирования и логический синтез.Содержание в книге соответствует стандарту Verilog HDL IEEE 1364-2001.......Самир Палниткар в настоящее время является президентом Jambo Systems, США.Jambo Systems-это первоклассная компания по проектированию и проверке, специфичная для специфической для приложений (ASIC), специализирующаяся на проектных услугах передовых микропроцессоров, сетей и чипов связи.Г-н Палниткар основал серию небольших высокотехнологичных компаний.