Verilog HDL Digital Design and Complose (второе издание) (версия для обучения бакалавриата)
Вес товара: ~0.7 кг. Указан усредненный вес, который может отличаться от фактического. Не включен в цену, оплачивается при получении.
Описание товара
Основная информация
Название: Verilog HDL Digital Design and Complete (второе издание) (издание для студентов)
: 49.00 Юань
Автор: Самир Палниткар (С. Парника), Ся Ювен и другие переводы
Пресса: электронная промышленная пресса
Дата публикации: 2015-08-01
ISBN: 9787121261244
Слова: 506000
Номер страницы: 316
Издание: 2
Переплет: мягкая обложка
Открыто: 16
Товарный вес:
Выбор редактора
Похожего контента пока нет
Каталог
** Некоторые базовые знания Velilog
Глава 1 Verilog HDL Digital Design Резюме 2
1.1 История развития технологии CAD Digital Circult Technology 2
1.2 Описание оборудования.
1.3 Типичный процесс проектирования 3
1.4
1.5 Преимущества Verilog HDL 5
1.6 Описание оборудования тенденции развития языка 5
Глава 2 Концепции моделирования 7
2.1 Метод проектирования 7
2.2 Четыре пульсных входных счетчика 8
2.3 Модуль 9
2.4 Экземпляр модуля 10
2.5 Композиция логического моделирования 12
2.6 Пример 12
2.7 Резюме 15
2.8 Упражнение 16
Глава 3 Базовая концепция 17
3.1 Метод слов согласован 17
3.2 Тип данных 20
3.3 Инструкция по системной задаче и компиляции 25
3.4 Резюме 29
3.5 Упражнение 30
Глава 4 Модуль и порт 31
4.1 Модуль 31
4.2 Порт 33
4.3 Переименование 38
4.4 Резюме 39
4.5 Упражнение 39
ГЛАВА 5 Дверной -Уровень моделирования 40
5.1 тип затвора 40
5.2 Задержка затвора 50
5.3 Резюме 54
5.4 Упражнение 55
Глава 6 Модель потока данных 56
6.1 Оператор непрерывного назначения 56
6.2 задержка 58
6.3 Выражение, рабочие символы и операции 59
6.4 Операционный символ Тип 60
6,5 Пример 67
6.6 Резюме 74
6.7 Упражнение 74
Глава 7 Моделирование поведения 76
7.1 Заявление о структурном процессе 76
7.2 Заявление о назначении процесса 79
7.3 Контроль времени 83
7.4 Заявление условия 88
7.5 Многоуровневые филиалы 89
7.6 Цикл предложение 91
7.7 Блок последовательности и параллельный блок 94
7.8 Поколение 98
7.9 Пример 103
7.10 Резюме 108
7.11 Упражнение 109
Глава 8 Задача и функция 112
8.1 Различия между задачами и функциями 112
8.2 Задача 113
8.3 Функция 117
8.4 Резюме 121
8.5 Упражнение 122
Глава 9 ТЕХНОЛОГО ТЕХНОЛОГИЯ
9.1 Процесс непрерывного назначения 123
9.2 Ремонт (крышка) Параметр 125
9.3 Компиляция и выполнение условий 127
9.4 Шкала времени 130
9.5 Общие системы задачи 131
9.6 Резюме 137
9,7 Упражнение 138
Часть 2 Verilog Advanced Theme
Глава 10 последовательность и задержка 142
10.1 тип задержки модели 142
10.2 Модель строительства задержки пути 145
10.3 Временная последовательная проверка 151
10.4 Задержанный анти -лабель 153
10.5 Резюме 154
10.6 Упражнение 154
Глава 11 Переключение моделирования 156
11.1. Элемент моделирования 156 моделирования 156
11.2 Пример 160
11.3 Резюме 164
11.4 Упражнение 165
Глава 12 пользователь пользовательский прото -предложение 166
12.1 Основные знания UDP 166
12.2 Указывает UDP168 комбинированной логики
12.3 UDP173, который указывает на последовательность времени -последовательная логика
12.4 Символ аббревиатуры в UDP Таблица 176
12.5 Руководство по дизайну UDP 177
12.6 Резюме 178
12.7 Упражнение 178
ГЛАВА 13 ИНТЕРФЕСС ПРОГРАММИРОВАНИЯ 180
13.1 PLI Использование 182
13.2 Соединение и вызов задания PLI 182
13.3 Внутренние данные представляют 184
13.4 PLI Библиотечная программа 185
13.5 Резюме 195
13.6 Упражнение 196
Глава 14 Используйте Verilog HDL для логического синтеза 197
14.1 Что такое логическое всеобъемлющее 197
14.2 Влияние логики, интегрированной в индустрии цифрового дизайна 199
14.3 Verilog HDL Emplossess 200
14.4 Логический комплексный процесс 204
14.5 Проверка Gate -class Network Watch 210
14.6 Логики комплексные навыки моделирования 212
14.7 Время -Порядок схемы комплексного примера 217
14.8 Резюме 224
14.9 Упражнение 224
Глава 15 Усовершенствованная технология проверки 226
15.1 Традиционный процесс проверки 226
15.2. Устойчивая проверка 234
15.3 Проверка формирования 235
15.4 Резюме 237
Третья часть прикреплена
Приложение A моделирование силы и определение типа сети с высоким уровнем сети 240
Приложение B PLI SUB -Программа Список 243
Приложение C Ключевые слова, системные задачи и инструкции по компиляции 259
Приложение D Форматирование научной грамматики определение 261
Приложение E Verilog Ответы Ответы 290
Приложение F Verilog Пример 293
Ссылки 303
Постмодер переводчика 304
Краткое содержание
В этой книге всесторонне изложены важные детали и основные методы проектирования языка Verilog HDL с точки зрения пользователя и подробно представляет основную часть улучшения версии Verilog 2001.Эта книга посвящена тому, как применить язык Verilog для проектирования и проверки цифровых цепей и систем, а не только объяснения грамматики.Книга начинается с основных концепций и постепенно переходит на расширенные темы, такие как интерфейсы языка программирования и логический синтез.Содержание в книге соответствует стандарту Verilog HDL IEEE 1364-2001.
абстрактный
Похожего контента пока нет
Похожего контента пока нет
об авторе
Самир Палниткар в настоящее время является президентом Jambo Systems в Соединенных Штатах.Jambo Systems -это специальная интегрированная схема (ASIC) Design and Verification Service Public, специализирующаяся на дизайнерских услугах для микропроцессоров, сетей и чипов связи с высоким уровнем уровня.Мистер Палниткар основал серию маленькой публики с высоким технологиями.